Verilog学习笔记（1）Modelsim仿真_反相器_与非门

1.Verilog设计流程

代码设计→代码仿真→FPGA验证→ASIC实现

2.基本逻辑门代码设计和仿真

2.1 反相器

代码：

module inv ( A , Y );

input A;
output Y;

assign    Y=~A; //取反运算

endmodule

反相器Test bench:

`timescale 1ns/10ps  //1ns为时间单位，10ps的精度


module inv_tb;

reg     aa;//定义输入
wire    yy;//定义输出

inv    inv(
            .A(aa),//A的值来源于aa
            .Y(yy)//Y的值来源于yy
            );

initial begin
                aa<=0;
           #10  aa<=1;
           #10  aa<=0;
           #10  aa<=1;
end

endmodule

打开modelsim写入编辑好的代码和test bench。Modelsim的使用方法参考这位大大写的文章：