不同阶段uncertainty如何设置

最新推荐文章于 2024-03-05 10:46:35 发布
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分类专栏： 数字后端设计（ICC2+INNOVUS+Starrc+PT） 文章标签： 后端 学习
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本文链接：https://blog.csdn.net/m0_61544122/article/details/133858647
版权
本文讨论了在PreCTS和PostCTS阶段如何设置不确定性，包括jitter、skew和margin的管理。jitter是 PLL 时钟抖动，可通过文档或仿真获取；skew在Pre-CTS阶段是预估值，模拟CTS阶段的skew；margin则用于考虑IR drop和PVT变化的影响。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

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我正在「拾陆楼」和朋友们讨论有趣的话题，你⼀起来吧？

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PreCTS stage:

 Setup uncertainty = jitter + skew + margin

 Hold uncertainty = skew + margin

PostCTS stage:

 Setup uncertainty = jitter + margin

 Hold uncertainty = margin

 

jitter指的是pll时钟抖动，这个通过查文档或者仿真可以得到一个值，skew在pre-CTS阶段是一个预估的值，模拟CTS阶段的skew，margin是在这之外工具需要考虑的余量，模拟ir drop 合pvt 变化的影响。

（70）时序约束:[set_clock_uncertainty约束1]
m0_46498597的博客
07-18 636
1.1 本节目录1.2 基本时序约束概念1.3 时序约束:[set_clock_uncertainty约束1]1.4 结束语。
【人工智能的数学基础】深度学习中的不确定性(Uncertainty)
AI天才研究院
06-26 5557
偶然不确定性捕获了观测中固有的噪声，比如在物体的边界或远离相机的物体上的偶然不确定性会增加。认知不确定性是由对数据认知的缺乏导致的，比如在语义和视觉上更具挑战性的像素的认知不确定性较大。通过计算这些近似后验结果的方差(回归问题)或熵(分类问题)，可以给出认知不确定性的估计值。对于域外的新数据样本，引入的偶然不确定性不变，但认知不确定性增大。建模认知不确定性的通常方法是为模型权重设置先验分布，在给定数据集上估计模型权重的变化情况。现有的深度学习方法大多只能给出特定的预测结果，而不能给出结果的不确定性程度。
数字IC/FPGA_大话：setup, hold, uncertainty
yangyuf012的博客
12-01 2461
数字IC/FPGA_管中窥豹：setup, hold, uncertainty 数字电路中，setup, hold, uncertainty时啥东西 ？？？ //— 交锋第一轮—// A: STA（比如DC/PT中）时，uncertainty是描述什么东西的？里面有clk skew的成分吗？ B: STA时，的确有uncertainty，但是不是给skew留的。 A: 给jitter留的吗？ B: 再plus others。 A: uncertainty = skew + jitter + margin ？
SDC命令详解：使用set_clock_uncertainty命令进行约束
前进，才知道自己的渺小
02-14 7477
set_clock_uncertainty命令用于指定设计中时钟周期的不确定性（设置了时钟对象的setup_uncertainty和hold_uncertainty属性），不确定性指的是对那些会对时钟周期造成的负面影响。这些不确定性可能来源于时钟抖动(clock jitter)、时钟偏差(clock skew)或是额外裕度(margin)等一切想要在时序分析中考虑的因素。如果想要移除不确定度，使用remove_clock_uncertainty命令。
不确定集（Uncertainty set）笔记
caoyongsheng的博客
10-06 1万+
鲁棒优化中，不同的不确定集对结果影响十分明显，当不确定集越精细时，模型复杂度越高，求解越困难。当不确定集越宽泛时，所求出的最优解越保守，越不符合实际。为了权衡二者的关系，如何选择一个适合的不确定集来求解鲁棒优化一直是相关学者的研究热点。常见的不确定集主要有如下几类: 1）盒式不确定集（Box Uncertainty Set） 盒式不确定集是最简单的不确定集，也被称作区间集。由于鲁棒优化是考虑最差情况下的优化求解方法，针对于一些模型可能会出现所有不确定参数都在区间集上下界进行优化的情况，然而实际中该情
Clock uncertainty的通俗解释
qq_36045093的博客
03-05 2099
在这篇短文里，我会分别用专业和通俗（比如举例子）的语言解释一下下面出现的专业术语各是什么意思，以及这句话整体的含义：clk uncertainty 组成： PLL jitter （cycle to cycle的因素）+network nosie（PSIJ的影响）。
FPGA-时序分析基础（1）
weixin_40945297的博客
04-22 1129
FPGA时序分析基础–基本概念 1、launch edge & latch edge Launch edge（启动沿）: 源寄存器（REG1）发送数据的时钟沿。 Latch edge（锁存沿）: 目标寄存器（REG2）接收并锁存数据的时钟沿。 2、Data Arrival Time (数据到达时间) & Clock Arrival Time (时钟到达时间) 数据到达时间是指在启动沿之后，数据从源寄存器开始发送到目标寄存器的D端开始接收所经过的时间。 时钟到达时间是指锁存沿之后，时钟
set_clock_uncertainty设置多少合适
最新发布
04-02
### 正确设置 `set_clock_uncertainty` 的值及其作用 #### 数值范围 在时序分析中，`set_clock_uncertainty` 命令用于定义设计中的时钟不确定性。这种不确定性通常由时钟抖动、时钟偏移或其他因素引起。合适的数值...
clock skew vs uncertainty
Grady
01-14 1080
https://www.sohu.com/a/140706292_485357 时钟作为数字电路中最重要的信号，几乎每一个ASIC实现环节都需要针对时钟信号做很多特殊的处理，其主要原因在于时钟信号有着巨大的扇出。在电路网表里，可以看到一个时钟信号会从一个源头延伸出许许多多的支路到达一个个DFF(D触发器)的时钟输入端。这些时钟的分支就好像一颗树的分出的树枝一样，而那些DFF就好像一片片叶子。时钟树就是对这种时钟在电路中分支延展的一种形象而生动的比喻和说法。 上图就是最原始简单的时钟树示意图。很显然，从时钟源
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Tao_ZT的博客
07-29 1万+
今天我们要介绍的时序分析命令是uncertainty，简称时钟不确定性。主要用来定义Clock信号到时序器件的Clock端可能早到或晚到的时间，降低了时钟抖动jitter...
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Jackiezhang1993的博客
01-11 7427
参考时序分析之静态分析基础。 建立和保持时间 建立时间（）：时钟有效沿到来之前数据必须保持稳定的最小时间； 保持时间（）：时钟有效沿到来之后数据必须保持稳定的最小时间。 数据输出延时和缓冲延时 数据输出延时（）：时钟触发开始到有效数据输出的器件内部所有延时的总和。简单地说，在时钟有效后，D的数据并不 能立即传到...........................
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CTS学习记录3-preCTS&post CTS&post route
hepiaopiao_wemedia的博客
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1、preCTS和postCTS主要clock skew和build clock的方法不同。 postRoute主要受SI的影响，timing会变的稍差，可以用postroute opt进行修复，减少下crosstalk的影响。[1] 2、假设有两个时钟，原始为clka，生成的时钟为clkb， 在没有时钟树的网表中，clka的network latency会自动传递到clkb上吗？clkb的l...
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edge指的是DCLK的每一个边沿（既包括posedge，也包括negedge），从1开始，每遇到一个边沿，增加1因为通过这三个边沿我们就可以确定generated clock的high duration和low duration。在-edge_shift {}中，三个参数指的是下图下面那排，也就是时间。CLKDIV2的posedge在DCLK的第2个边沿，negedge在DCLK的第4个边沿，下一个posedge在DCLK的第6个边沿。
【数字IC/FPGA学习记录】时钟抖动（clock jitter ）和时钟偏移（ clock skew）是什么意思？CTS （时钟树综合）对 时钟不确定因素（uncertainty） 的影响
weixin_42279450的博客
05-08 3214
时钟抖动（clock jitter ）和时钟偏移（ clock skew）是什么意思？CTS （时钟树综合）对 时钟不确定因素（uncertainty） 的影响
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