基于FPGA开发板的秒表电路设计报告

一、设计目的作用

1、学习FPGA有关电路的设计方法。

2、掌握分频器和计数器的使用。

3、掌握按键电路设计，LCD1602的使用。

4、掌握EDA在Quartus II软件下应用Verilog语言编写程序。

5、熟练掌握使用Altium Designer 16软件进行系统原理图设计。

二、设计要求

设计要求：

1、设计一个数字秒表，用LCD1602反应秒表状态。

2、LCD1602显示，其中两位显示min，四位显示see，显示分辨率0.01s。

3、秒表的最大计时值为59min59.99see。

4、设置秒表的复位/启动键，按一下启动计时,再按即清0，依此循环。

5、设置秒表的暂行/继续键，启动后按一下暂行，再按继续，依此循环。

部分代码

module miaobiao  (clk_48M,dig,seg,key); //模块名

input [1:0]key;

input clk_50M;  //输入频率为50MHZ的时钟

output[3:0]dig; //数码管位选

output[7:0]seg; //数码管段选

reg[3:0]dig,count3b;

reg[7:0]seg;

reg[3:0]disp_dat;//定义显示数据寄存器

reg[18:0]count; //定义计数寄存器

reg[23:0]hour;//定义现在时刻寄存器

reg clk100; //50MHZ的时钟信号500000分频、得到100HZ的时钟信号

reg key_flag;//启动/暂停的切换标志

reg [1:0]key_inner;

原理图