Quartus+Modelsim实现计数器

最新推荐文章于 2024-05-09 18:20:50 发布

小年痴槑

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文章标签： fpga开发

本文链接：https://blog.csdn.net/hr_kunyiqingnian/article/details/130710200

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文章介绍了使用Verilog语言实现一个24,999,999位的计数器模块，该模块在计数值达到特定宽度时会重置，并提供了测试代码进行仿真验证。RTLViewer显示了设计的逻辑视图，仿真结果展示了计数器的正确功能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

文章目录

前言
一、代码
- 1.rtl代码
- 1.测试代码
二、RTL Viewer
三、仿真结果

前言

在这里插入图片描述
当cnt为49_999_999位时，转换为二进制26位宽。

当cnt为29_999_999位时，转换为二进制25位宽，后续都采用第二种。

一、代码

1.rtl代码

代码如下（示例）：

module counter
#(
parameter CNT_MAX =25'd24_999_999//不仅可以写在模块内部，还可以写在模块名称之后
)
(
input wire sys_clk,
input wire sys_rst_n,
output reg led_out
);

/* parameter CNT_MAX =25'd24_999_999;//不仅可以写在模块内部，还可以写在模块名称之后
localparam CNT_MAX =25