Quartus+Modelsim实现计数器

前言

在这里插入图片描述
当cnt为49_999_999位时,转换为二进制26位宽。
在这里插入图片描述
当cnt为29_999_999位时,转换为二进制25位宽,后续都采用第二种。

一、代码

1.rtl代码

代码如下(示例):

module counter
#(
parameter CNT_MAX =25'd24_999_999//不仅可以写在模块内部,还可以写在模块名称之后
)
(
input wire sys_clk,
input wire sys_rst_n,
output reg led_out
);

/* parameter CNT_MAX =25'd24_999_999;//不仅可以写在模块内部,还可以写在模块名称之后
localparam CNT_MAX =25'd24_999_999;//只能写在模块内部 */
reg [24:0] cnt;
//用always赋值,故用reg型

always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        cnt<=25'd0;
    else if (cnt == CNT_MAX)
        cnt<=25'd0;
    else//指的是复位无效且没有计算到最大值
        cnt<=cnt+25'd1;
        
always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1'b0)
        led_out<=1'b0;
    else if(cnt == CNT_MAX)
        led_out<=~led_out;
    else
        led_out<=led_out;//复位无效且没有计算到最大值,就让信号保持为原样
endmodule

1.测试代码

代码如下(示例):

`timescale 1ns/1ns
module tb_counter();
reg sys_clk;
reg sys_rst_n;
wire led_out;

initial
    begin
        sys_clk=1'b1;
        sys_rst_n<=1'b0;
        #20
        sys_rst_n<=1'b1;
    end

always #10 sys_clk=~sys_clk;

/* initial
    begin
    $timeformat(-9,0,"ns",6);
    $monitor("@time %t:led_out=%b",$time,led_out);
    end
 */
counter
#(
.CNT_MAX (25'd24)
)
counter_inst
//添加了参数传递,实例化名称应该写在端口列表的前面
(
.sys_clk  (sys_clk),
.sys_rst_n(sys_rst_n),
.led_out  (led_out)
);

endmodule

二、RTL Viewer

在这里插入图片描述
RTL Viewer与rtl代码保持一致。

三、仿真结果

在这里插入图片描述

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QuartusModelSim都是Altera公司的EDA工具,可以用来设计和仿真FPGA电路。下面是Quartus分频器设计与仿真的步骤: 1. 打开Quartus软件,新建一个工程,添加一个VHDL文件。文件中包含了分频器的逻辑设计,可以使用时钟分频器、计数器等元件实现。 2. 在工程中添加一个testbench文件,用于模拟分频器的输入信号,包括时钟信号和分频比设置信号。 3. 在testbench文件中实例化分频器模块,并将时钟信号和分频比设置信号连接到分频器模块的输入端口上。 4. 对时钟信号和分频比设置信号进行仿真模拟,记录下分频器模块的输出信号。 5. 运行仿真,检查分频器模块的输出信号是否符合预期。如果不符合,可以修改设计和仿真参数,重新运行仿真,直到满足要求。 6. 如果分频器模块的输出信号符合预期,可以将设计文件合成为一个.bit文件,烧录到FPGA芯片中进行实际测试。 在Quartus中进行仿真时,也可以使用ModelSim工具进行仿真。步骤如下: 1. 在Quartus中打开ModelSim仿真工具,创建一个新的仿真工程。 2. 将分频器的设计文件和testbench文件添加到仿真工程中。 3. 设置仿真参数和时钟周期,运行仿真,记录下分频器模块的输出信号。 4. 检查分频器模块的输出信号是否符合预期,如果不符合,可以修改设计和仿真参数,重新运行仿真,直到满足要求。 5. 如果分频器模块的输出信号符合预期,可以将设计文件合成为一个.bit文件,烧录到FPGA芯片中进行实际测试。 需要注意的是,QuartusModelSim都是非常强大的EDA工具,需要掌握一定的VHDL编程和FPGA设计技能,才能进行有效的设计和仿真。同时,也需要对时序和时钟分频等基本原理有一定的理解。

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