CPLD 闲置引脚配置以及引脚的第二功能设置

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闲置引脚配置

在CPLD做辅助功能的系统里,CPLD中那些没有使用到的引脚一定要记得设置为一个固定状态,否则的话可能给主系统引入很大的不确定性。有时候由于设计初期的疏忽,后期调试时,为了排查某个问题可能会出现方向偏差,浪费很多调试时间。甚至有些情况下,CPLD引脚电平混乱会导致主系统启动失败,这时候调试起来更加费力。
所以对于CPLD新手,谨记配置好闲置引脚是一个极好的开发习惯。
下面以Aletera的Quartus II为例说明如何配置闲置引脚功能。

  1. 找到工具栏最上面一行的Assignments,选择Device…,然后点击
    在这里插入图片描述

  2. 在弹出的对话框中点击Device and Pin Options…
    在这里插入图片描述

  3. 继续在弹出的对话中点击Unused Pins
    在这里插入图片描述

  4. 在弹出的对话框中点击下拉菜单。
    此时可以看到没有用到的pin有五个备选设置,分别是输入三态、总线保持的三态输入、弱上拉的三态输入、三态输出以及接地输出。如果对三态、总线保持等概念不清楚的请查看我另外一篇博文。
    一般情况下选择输入三态即可。
    在这里插入图片描述

CPLD引脚的第二功能设置

我们在查看CPLD的引脚定义时,会发现有些引脚会有第二功能,比如全局复位、清除寄存器等。如何配置引脚的第二功能,在我刚开始学习电路设计的时候不知道怎么去弄,有时候跑到别人群里去问也没人回应,那时候就想自己一定要把这个问题弄清楚。经过多次的资料查找后,终于发现了设置方法,现在看看居然是这么一个简单的问题,当初居然都不知道!好了,废话少说,上图。
前两步操作请参考闲置引脚配置的前两步,在第三幅图中,有一个General基本设置项,下面可以看到客供选择的第二功能设置,需要使用的时候,在前面打勾即可。
在这里插入图片描述

Xilinx CPLD配置引脚是指将CPLD芯片中的逻辑资源与外部引脚进行连接,以实现不同功能的输入输出。具体步骤如下: 1. 确定引脚规划:首先,需要根据设计需求确定每个引脚所承担的功能,如输入、输出、时钟、复位等。同时,还需要考虑引脚的电气特性,例如驱动能力、速度等,以及引脚的最大承载能力。 2. 打开Xilinx CPLD设计软件:选择适用的软件工具,例如ISE Design Suite,打开项目文件。 3. 创建新的约束文件:在软件工具中,选择“约束”或“约束编写器”选项,创建一个新的约束文件。 4. 编写约束:在约束文件中,通过编写约束描述语言如HDL Constraints Language(HDL约束语言),对引脚进行规划。 5. 指定引脚位置:根据约束文件,为每个引脚指定位置。可以手动指定引脚位置,也可以使用自动引脚布线功能来优化引脚位置。 6. 进行逻辑编程:根据设计需求,在软件工具中进行逻辑编程,包括逻辑设计、功能定义等。 7. 进行物理编程:将逻辑编程后的文件通过下载下载CPLD芯片中。 8. 验证引脚配置:使用外部电路或测试仪器,验证引脚配置是否达到预期效果,包括输入输出是否正常、时钟信号是否正确等。 总之,Xilinx CPLD引脚配置需要通过软件工具进行引脚规划和物理编程。合理的引脚配置可以实现设计的功能需求,并确保电路的正常工作。同时,注意遵守规范,设计合理的引脚布局,有助于提高电路的可靠性和性能。
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