1.1 FPGA的数据类型常量及变量-20220701

江理工第一渣男

已于 2022-08-08 15:26:48 修改

阅读量1.5k

点赞数

分类专栏： FPGA 文章标签： fpga开发

于 2022-07-19 14:03:23 首次发布

本文链接：https://blog.csdn.net/qq_43661163/article/details/125870115

版权

FPGA的数据类型

1.1 数据类型及变量、常量

1.1 数据类型及变量、常量

线网类型重点是常用的wire型变量，变量类型重点是reg型。

1.1 逻辑值

逻辑值	含义
0	逻辑0
1	逻辑1
x	逻辑值未知
z	高阻

1.2 数据格式

表达方式	说明	举例
<位宽> ’<进制> <数字>	完整的表达方式	4’b0101或4’h5
<进制> <数字>	缺省位宽，则位宽由机器系统决定，至少32位	h05
<数字>	缺省进制为十进制，位宽默认为32位。	5

注：
4’h5实际上就是4’b0101，只不过是用十六进制表示
8’h2x是8位二进制数，对应二进制数的值是8’b0010xxxx,低4位不确定。
16是32位的二进制数，十进制的值是16

1.3 wire/reg

1.3.1 wire

wir

最低0.47元/天解锁文章

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

江理工第一渣男

关注关注

0
点赞
踩
3

收藏

觉得还不错? 一键收藏
0
评论
复制链接

分享到 QQ

分享到新浪微博

扫一扫

专栏目录

【verilog教程】第1篇：数据类型及常量、变量

黑猫奥利奥的博客

07-04

574

1 前言 1.1 声明本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》 1.2 与C语言类似语法 C语言中有个main主函数，整个程序的执行从main函数开始。Verilog HDL没有相应命名的模块，且每一个模块都是等价的，但必定存在一个顶层模块，它的端口中包含芯片系统与外界的所有I/O信号。这个顶层模块从程序的组织结构上讲，类似于C语言的主函数，但Verilog HDL中的所有模块都是并发运行的，因为在实际硬件中许

SystemVerilog HVL：数据类型

Starry__的博客

12-27

1220

目录1. 变量1.1. logic型1.2. 四状态型（reg、wire、integer）补码系统1.3. 双状态型（bit、byte、int、shortint、longint）1.4. 浮点数（shortreal、real）1.5. 字符串 string2. 常量（parameter、define、const）3. 结构体 struct3.1. 合并 struct packed4. 枚举 enum5. 定义新类型 typedef6. 类型转换 1. 变量即在程序运行过程中其值可以改变的量。 1.1. l

参与评论您还未登录，请先登录后发表或查看评论

【 FPGA 】常数( localparam )和参数( parameter )

热门推荐

Reborn Lee

01-02

1万+

在Verilog HDL中，使用localparam（局部参数）声明常量，可以使代码清晰并有助于以后的维护，例如声明数据总线的位宽和范围： localparam DATA_WIDTH = 8; DATA_RANGE = 2**DATA_WIDTH; 或定义符号端口名称： UART_PORT = 4'b0001; LCD_PORT = 4'b0010; MOUSE_PORT = 4...

FPGA-模块声明 数据类型

qq_42043804的博客

02-01

1305

Verilog 基本语法一、 Verilog 只有一个部分，即module，称之为模块，模块的接口部分主要分为三个部分，即模块命名部分、参数声明部分和端口列表部分。（1）模块声明部分很简单，语法关键字是module，在空格后面跟随一个名字即可。（2）参数声明部分关键字是parameter，parameter的作用主要有两个，一个是增加代码的可重用性，另一个是定义代码中的常量，增加代码可读性和方便代码修改。（3）端口列表部分，Verilog中的端口有三种分别是输入端口、输出端口、以及双向端口，i

FPGA设计Verilog基础之数据类型的作用和特点、常量和变量的代码示例详解

jk_101的博客

06-21

5183

以下将详细介绍FPGA设计中Verilog数据类型的定义、作用、特点和详细的代码示例。

FPGA基础设计（9）Verilog数据类型和表达式

FPGADesigner的博客

10-18

6866

阅读《IEEE Standard for Verilog 2005》时，做一些整理和记录。目录1.数据类型2.变量（variable）3.数组4.表达式4.1 运算符除法 / 和求余 %幂运算 **数学运算时unsigned和sigend的问题关系运算符相等运算符位操作运算符缩位运算符移位运算符4.2 操作数4.3 位宽问题4.4 符号问题5.赋值 1.数据类型 Verilog HDL中数据类...

关于FPGA的memory数据类型reg[15:0] a[2047:0]综合生成lut还是block ram/ m9k的问题

qq_40011737的博客

10-20

4103

关于FPGA的memory数据reg[15:0] a[2047:0]综合生成lut还是m9k的问题使用FPGA来综合较大深度的（>1000）ram时需要特别注意其行为描述的语法，因为一旦使用不当，就会造成消耗资源严重超标，从而不满足设计要求。首先，FPGA内部的ram主要是两种，一种是分布式ram，即lut和周围的DFF，另一种是专用集成块储存器（vivado叫block ram， quartus ii叫 M9K,M144K等）。分布式ram的常见用法就是用reg定义的小量寄存器数据如 reg

vhdl和c语言,VHDL语言中的信号、变量与常量异同比较(转)

weixin_36169116的博客

05-19

1325

在VHDL中，对象是指用来保持数据的一些客体单元。VHDL中的对象主要有4种：常量(CONSTANT)、变量(VARIABLE)、信号(SIGNAL)和文件(FILE)。本文主要讨论前面三种在实际应用中的异同点.传统的计算机高级语言(如C语言)也有常量与变量.在语法上它们有相似的地方.而对于信号却是硬件描述语言(本文指的是VHDL)中特有的元素.1．信号、变量与常量的意义1．1信号是指在设计实体中...

reg类型变量综合电路_2014年PLD习题集(含参考答案)数字系统设计

weixin_42315569的博客

01-13

5451

第1章习题 1.1 名词解释PROM CPLD FPGA ASICJTAG边界扫描 FPGA/CPLD编程与配置逻辑综合PAL EDA GAL IP-CORE ISP ASIC RTL FPGA SOPC CPLD IP-CORE SOC和SOPC EDA/CAD 1.2 现代EDA技术的特点有哪些？采用HDL描述、自顶向下、开放标准、具有完备设计库 1.3...

FPGA 入门 —— 信号类型与功能描述

ppqppl的博客

03-22

947

FPGA 入门 —— 信号类型信号类型 数据类型主要包括两种，线网类型(net tye)和寄存器类型(reg type)，在进行工程设计的时候也只会使用到这两种类型的信号信号位宽定义信号类型的同时，必须定义好信号的位宽，默认信号位宽时一位(如果我们没有定义信号位宽即没有描述，那就是一位) 信号位宽取决于要改信号表示的最大值，该信号能表示的无符号最大值时：$ 2^n-1 $，其中 n 表示该...

26，FPGA_Verilog基础篇：verilog之常数规则

最新发布

FPGA_LOVE的博客

06-13

1695

基数为 d、D、h、H、o、O、b 或 B，分别表示基数为十进制、十六进制、八进制和二进制，基数之前是一个可选的单个字符 s（或 S），以表示为有符号数（当常数为无符号数时，该字符可以省略），基数前面是单引号字符（’），且单引号字符和基数之间不能含有空格。hex_digit 的数字包含：x_digit | z_digit | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9| a | b | c | d | e | f | A | B | C | D | E | F。

1.FPGA_Verilog 语法基础之变量类型定义

maple_leaf_2的博客

08-02

9462

变量类型定义: wire : 线型 reg : 寄存器型输入一定为线型，可以省略，只要没有定义类型的变量一定是线型输出的变量可以是线型，也可以是寄存器型，由实际需求决定。 always或者initial里的变量必须定义为reg 如果使用assign赋值必须定义为线型仿真文件无输入输出，均为内部变量...

【FPGA】变量位宽问题

nuizaihenmang的博客

11-08

1082

error: “ ” is not a constant问题

FPGA编程中关于常量的定义

abc_LB的博客

04-22

863

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、关键字的使用？二、使用步骤1.做内部使用2.用作实例参数时总结前言编程中对于常量的使用是必不可免的，为了程序后期便于维护通常将常用量进行定义。一、关键字的使用？在verilog HDL语言中对常量定义的关键字有两个，一个是parameter，还一个是localparam。当然这两个是有区别的，localparam只能用于模块内部参数的定义。 parameter既能用于内部参数的定义，也可用于模块调用参数传递的接.

FPGA设计Verilog基础之Verilog全局变量和局部变量定义

SteveRocket's-Blog

05-20

6339

在Verilog中，变量可以分为全局变量和局部变量两种类型。全局变量在整个模块中都可以使用，而局部变量只能在某个特定的代码块中使用。本文将详细介绍Verilog中全局变量和局部变量的定义方法。

来聊一聊FPGA设计中的数据的组包和拆包吧

wandou0511的博客

01-29

5272

数据的组包和拆包是FPGA设计中经常会遇到的应用场景，大家可以回顾下，上游模块发送来的数据，在本模块如果需要接收或者解析，这里就或多或少地会需要数据的拆包，然后才能获取有效信息，同时本模块如果想把数据发送到下游模块，这里也就不可避免地需要数据的组包，接着把组包后的数据逐一发送下去，因此不夸张地说数据的组包和拆包几乎伴随了整个FPGA工程。下面先来介绍数据的拆包吧，即通俗地说就是把接收到的数据通过一定时序逻辑去赋值给其对应的信号量，从而提取出有效的数据信息。仅仅从书写形式上来讲...

FPGA verilog语言逻辑实现IIC 数组数据配置

weixin_44337658的博客

10-31

714

verilog实现iic数组模式寄存器配置

Verilog基本语法介绍（上）

m0_73636161的博客

08-19

982

这算是最详细的Verilog基本语法介绍了

FPGA—常量定义

Rayone_的博客

09-14

2195

Verilog中如何做到C语言中define定义常量的功能 C code：定义一个常量可用define：如 define CNT_MAX 200 Verilog module设计: 定义一个常量可用parameter：如 parameter CNT_MAX = 200; Verilog top如何列化： counter #( .CNT_MAX(25'd24_999_999) ...