FPGA时序分析“打拍”

1. 时序逻辑电路落后一拍？

       FPGA初学者可能经常听到一句话：“时序逻辑电路，或者说用 <= 输出的电路会延迟（落后）一个时钟周期。”但在仿真过程中经常会发现不符合这一“定律”的现象–明明是在仿真时序逻辑，怎么输出不会落后一拍？

       先来看一个简单的例子：把输入信号用时序逻辑电路寄存两次，即俗称的“打两拍”。Verilog代码如下：

        然后再写个TB文件来仿真一下：

       这段测试代码的测试逻辑是：在复位完成后，每10ns依次对输入信号in执行+1操作，观察打一拍信号in_r和打两拍信号in_rr的变化。

       来看下仿真结果：