【读书笔记·VLSI电路设计方法解密】问题3：在最新工艺下，数百万-千万门级电路设计的挑战

在超深亚微米（90纳米及以下，本书成于2007年）环境下设计一个系统级芯片（数千万门及以上）是一项同时解决许多复杂且相互依赖问题的任务。所需的设计/实施/验证方法论是一个动态发展的过程，因为随着工艺技术的不断进步，所涉及的挑战也在不断变化。今天最突出的挑战如下：

• 时序闭合。时序闭合通常是设计芯片中最困难的任务之一，因为逻辑门的时序行为（或速度）在设备制造和运行的不同温度、供电电压和工艺条件下变化很大。此外，逻辑门的速度还受到周围驱动和负载环境的影响。时序闭合意味着芯片必须在所有条件下可靠地以设计的速度（由时钟频率表示）运行。这并不容易实现，特别是当工艺缩小到更精细的几何尺寸，而线延迟在总延迟方程中占主导地位时。
• 设计验证。现代系统级芯片(SoC)设备包含大量片上组件，如处理器、存储器、片上总线、特殊功能宏单元等。验证的任务是确保这些组件像设计的那样无缝地协同工作。随着集成级别的不断增长和设计尺寸的相应增加，这项任务所涉及的难度急剧增加。
• 设计完整性。设计完整性包括串扰、IR压降、电迁移（EM）、栅氧层完整性（GOI）、静电放电（ESD）和锁存保护。芯片在交付现场应用之前必须消除这些问题。随着工艺技术的进步，这些问题将变得越来越难以解决。
• 可测试性设计。设计必须能够检测生产缺陷。这种可测试性必须内置于芯片中。随着工艺几何尺寸的不断缩小，新的缺陷机制不断出现。因此，可测试性设计是工艺科学家、设计工程师和工具开发者持续研究的主题。

• 功耗预算和管理。现代SoC芯片可以支持更多功能，并以更高的速度执行任务。因此，它们倾向于使用更多的电力。考虑到芯片的封装、散热和电池寿命，必须降低芯片的功耗。

• 封装。随着芯片承载更多的I/O，并消耗更多的功率，且I/O信号以更高的速度传输，芯片封装变得更加具有挑战性。

• 设计重用。SoC方法的特点是对组件进行集成，而不是设计单个组件。能够从以前的项目或其他地方重用的组件越多，开发成本就越低，项目执行速度就越快。

• 软硬件协同设计。传统上，软件开发必须等到硬件（芯片）可用后才能开始。需要一种新的方法论或设计环境来解决这个问题。

• 时钟管理和分配。随着芯片时钟速度的提高和时钟结构变得更加复杂，与时钟相关的设计问题将变得更加具有挑战性。

• 漏电流管理和控制。当工艺几何尺寸缩小到90纳米以下时，器件漏电流急剧增加。这个问题已经从幕后走到了台前。

• 可制造性设计。随着工艺几何尺寸的缩小，器件制造需要更严格的控制。这一事实给芯片设计过程带来了额外的约束。