异步复位同步释放

最新推荐文章于 2024-11-08 21:51:32 发布

燎原星火*

最新推荐文章于 2024-11-08 21:51:32 发布

阅读量444

点赞数 10

文章标签： fpga开发

本文链接：https://blog.csdn.net/pual_georg/article/details/136823781

版权

本文讨论了Verilog设计中使用异步复位同步释放的代码片段，指出inputasync可能存在改进空间，并分析了同步释放机制在时序逻辑中的作用。

摘要由CSDN通过智能技术生成

1.异步复位同步释放：

input async,——————有待改进

reg reg1;
reg reg2;
wire 

always@(posedge clk or negedge rst_n)
begin
    if(rst_n==1'd0)
        begin
            reg1<=1'd0;
            reg2<=1'd0;
        end

    else
        begin
             reg1<=async;
             reg2<=reg1;
        end
end