Verilog入门——4选1多路选择器及条件语句表述方式

吴不言不言

于 2024-01-18 10:36:29 发布

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分类专栏： EDA 文章标签： fpga开发

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Verilog入门——4选1多路选择器及条件语句表述方式

module MUX41a (A,B,C,D,S1,S0,Y);	//定义模型名字为MUX41a，将输入、输出端口信号都放入端口表
	input A,B,C,D,S1,S0;			//定义输入端口信号A,B,C,D,S1,S0
	input Y;						//定义输出端口信号Y
	reg[1:0] SEL;					//定义寄存器变量SEL[0]、SEL[1]
	reg Y;							//将Y定义为寄存器变量
	always@(A,B,C,D,SEL)			//always引导顺序语句，并且将敏感信号放入端口表
		begin						//块语句开始
			SEL = {S1,S0};			//把 s1,s0 并位为 2元素矢量变量 SEL[1:0]
			if (SEL == 0)  Y = A;	//当SEL == 0为真时，Y = A
	else	if (SEL == 1)  Y = B;	//当SEL == 1为真时，Y = B
	else	if (SEL == 2)  Y = C;	//当SEL == 2为真时，Y = C
	else	               Y = D;	//当SEL == 3为真时，Y = D
		end							//块语句结束
endmodule							//结束模块