systemverilog断言（SVA）

已于 2022-04-14 10:00:31 修改
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文章标签： verilog
于 2022-04-13 16:13:05 首次发布
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1、 立即断言：检测设计或者测试模块中信号的正确性
例：检测grant信号的正确性

这里写图片描述

如果正确产生grant信号，则继续执行，若不符合期望值，则报错。报错信息如下：

2、 定制断言行为：如果想改变默认的消息，可以添加自己的输出信息。
Systemverilog有4个输出消息的函数：info,info,warning,error和error和fatal 

这里写图片描述

 报错信息如下：

这里写图片描述

3、 并发断言：你可以认为它是一个连续运行的模块，为整个仿真过程检查信号的值。

这里写图片描述

如果断言为假程序终止运行，并报告消息，其他报告可选函数有$info,$warning,$error,$fatal等等

狮子座硅农（Leo ICer）
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