verilog行为模型：initial和always

initial和always说明：

活动从initial和always开始，每个initial和每个always都开始各自的活动流。所有活动流都是并发的，用于模型硬件固有的并发行为。

module behave；
    reg a,b;
    initial begin
        a = 1'b1;
        b = 1'b0;
    end

    always begin
    #50 a = ~a;
    end

    always begin
    #100 b = ~b;
    end
endmodule

 所有由initial和always定义的活动流在仿真0时刻同时开始。initial只执行一次，always重复执行。