Design Compiler（综合）问题总结分享（二）

Q6：逻辑综合（Logic Synthesis）分为哪三个步骤？

A：逻辑综合 = 翻译 + 优化+ 映射。其中，read_verilog将RTL翻译成GTECH，compile进行综合，也就是优化和映射成工艺相关的门级网表。

翻译：读入电路的RTL，并翻译成相应的功能块以及功能块之间的拓扑结构。这个过程的结果是在综合器内部生成电路的布尔函数表达式，在这个过程中并不进行任何逻辑重组和优化。

优化：在优化阶段，根据所施加的时序和面积约束，按照一定的算法对翻译结果进行逻辑重组和优化。这个过程通常包括逻辑代数简化、常量传播、冗余删除等操作，目的是减少门级电路的复杂度和功耗，并提高电路的运行速度和可靠性。

映射：在映射阶段，逻辑网表中的逻辑元素被映射到特定技术库中的门级元素。技术库包含了芯片制造商提供的标准单元，如门、触发器、锁存器等。映射的目标是找到最佳的门级元素组合，以满足电路功能、面积、功耗和时序等约束条件。

Q7：DC阶段如何按照一定格式uniquify design
A：通过
set uniquify_naming_style “${DESIGN_NAME}%s%d”
uniquify -force

Q8：change_names -rule verilog -hier的作用
A：按照verilog语法规则，把current_deisgn以及hier design中的port /cell/net的名字按照特定的名字规则。
如果不想改某个instance的名字，可以通过
change_names -rules verilog -hierarchy -verbose -dont_touch_collection [list [get_cells a_reg*]

Q9：DC综合中group path的作用
A：DC为了方便分析电路时间，时序路径会被分组。路径按照控制它们的终点的时钟进行分组。DC在report_timing时候，会在每个路径找出延迟最大的路径(关键路径)，默认情况，如果不能为关键路径找一个更好的优化方案，就会停止对该路径进行优化。通过group_path可以对一个路径单独进行优化，即各个击破。常用就是对IN_TO_REG，REG_TO_OUT设group_path这样不会影响REG_TO_REG的path。
分享一个常用的group path设置脚本
set ports_clock_root [filter_collection [get_attribute [get_clocks] sources] object_class==port]
group_path -name reg2out -from [all_registers -clock_pins] -to [all_outputs]
group_path -name in2reg -from [remove_from_collection [all_inputs] $ports_clock_root] -to [all_registers -data_pins]
group_path -name in2out -from [remove_from_collection [all_inputs] $ports_clock_root] -to [all_outputs]

Q10：compile_ultra 带不带-scan有什么影响
A：带-scan，DC工具会自动把DFF换成SCAN-DFF，带SI,SE pin的reg。

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