浅谈芯片验证中的仿真运行之 timescale (二)典型案例
【VCS中timescale报错案例】最近练习vcs时,发现一个以前没有注意的问题,就是利用vcs编译时,多个模块的摆放顺序会对timescale产生影响。第一张图里面我对多个模块的.v文件进行编译,顺序是aref_cunter.v sdram_aref.v sdram_init.v sdram_rd_wr.v master.v sdram_control_top.v sdram_model_plus.v tb_sdram_control_top.v,timescale 只在tb_sdra.
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