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一、UVM 验证方法学下的验证平台
业界主要大的IC设计公司,如今都采用了或者说完成了各种旧的验证平台到基于UVM方法学的验证平台迁移。在搭建UVM的测试平台中,每个公司都有自己的特色,处于各种考虑,或多或少的,每个UVM平台不全一样。但是,万变不离其中,只要你有耐心,总归可以拨开云雾见青天,最最就基本的骨架,都是基于UVM验证方法学的那几家公司的力推的雏形框架。
从最初的基于verilog ->systemverilog-> UVM 的一路走来,对于验证工程师来讲,要大脑清晰的明白一件事情:每个变量、模块、结构体的创建、消亡、再创建、再消亡的真个过程,了然于胸,才能少走弯路,平台也能足够robust。
整个平台,有我们待验证的dut, 有我们的UVM OOP 环境,还有用来完成两者连接的interface/virtual interface 。今天,我们一起来来了解两个不同“实例领域”之间的差异以及创建事物的顺序。
二、VCS仿真阶段的划分
2.1 two steps
a) compilation : % vcs + [compile opti