关于VIVADO出现“design is empty”

最近写一个UART串口收发的工程，经过功能设计，仿真验证全部都没有，但是在把所有模块整合在一起想进行联合测试和板级调试的时候便遇到这么一个问题：工程综合没有什么问题，但是没有原理图输出，一开始我也没注意到这个问题，综合后便进行实现，结果出现两个报告：一个严重警告说我将单端信号xxx_p和xxx_n约束为了差分信号（实际上不应该出现这错误的，我的设计中这两就是差分信号），第二个便是错误说我的设计是空的。

一开始各种分析是不是约束问题，代码有违背可综合规则，模块功能问题什么的，都没用。
后来发现问题在于我为了抓数测试，所以顶层模块的接口只有输入信号：比如时钟和复位，没有任何输出。在这种情况下，开发工具在进行综合实现时便会将你内部逻辑全部优化掉，所以便会出现错误：design is empty。

解决方案：
第一种： 按照合理的设计顶层模块肯定是会有信号输出的，所以只要有输入输出信号，便不会出现上述错误。
第二种：我想经过抓数的方式来验证我的设计逻辑功能，但是一开始并没有添加（* MARK_DUBUG = “true”*）等强制debug限制，所以VIVADO判定我内部逻辑可以全部优化掉，出现错误。所以在顶层模块只有输入信号的时候，在自己想要观测的信号前面加上DEBUG限制，VIVADO便会知道里面的逻辑是有作用的，这样做就会规规矩矩的进行正常的综合实现了！