System Generator中black box使用

        将.v文件放在slx文件所在路径下,添加一个Black Box到model中，会自动弹出一个窗口，选择*.v文件。初始化完毕后，软件会自动生成一个*_config.m的MATLAB配置文件，这个文件与设置的VEVILOG文件相对应，配置了HDL文件在Simulink环境中的具体信息。

关闭后，Black Box会根据MATLAB配置文件中的内容，自动更新block的管脚信息。VEVILOG中定义了时钟信号clk、ce和数据信号。

双击打开该block： 

在做上面工程的实现，出现了clk引脚，这个应该是不出现的，原因是什么呢，是因为输入不能只有clk信号，要有clk和ce信号，这样就可以得到你想要的模块。

这里举例最简单的一个例子，输入等于输出，分别采用vhdl和verilog两种语言举例，分别如下：

VHDL：

verilog：

 

最终得到结果如下：

 

注意两点：

1、.v文件必须命名是小写。

2、simulink工程名不能和.v文件名一样。