综合是前端模块设计中的重要步骤之一，综合的过程是将行为描述的电路、RTL级的电路转换到门级的过程；Design Compiler是Synopsys公司用于做电路综合的核心工具，它可以方便地将HDL语言描述的电路转换到基于工艺库的门级网表。本文将简单介绍综合的原理以及使用Design Compiler做电路综合的全过程。
一、概述
综合的目的在于：决定电路门级结构，寻求时序与面积的平衡，寻求功耗与时序的平衡，增强电路的测试性。它是根据一个系统逻辑功能与性能的要求，在一个包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个逻辑网络结构的最佳实现方案。即实现在满足设计电路的功能、速度及面积等限制条件下，将行为级描述转化为指定的技术库中单元电路的连接。
综合主要包括三个阶段：转换(translation)、映射(mapping) 与优化(optimization)。综合工具首先将HDL的描述转换成一个与工艺独立(technology-independent)的RTL级网表(网表中RTL模块通过连线互联)，然后根据具体指定的工艺库，将RTL级网表映射到工艺库上，成为一个门级网表，最后再根据设计者施加的诸如延时、面积方面的约束条件，对门级网表进行优化。
逻辑综合具有以下几个层次：
随着抽象层次的升高，设计者对于最终硬件（门和触发器）的控制能力越来越小。设计者可以在上述的三个层次用HDL语言描述他的设计，根据HDL语言描述的层次的高低，综合也相应的可以分为逻辑级综合，RTL级综合以及行为级综合。
- 逻辑级综合中，设计被描述成布尔等式的形式，触发器、锁存器这样的基本单元采用元件例化(instantiate)的方式表达出来。逻辑级描述实际上已经暗示了综合以后的网表。
- 在RTL级综合中，电路的数学运算和行为功能分别通过HDL语言特定的运算符和行为结构描述出来。对于时序电路，我们可以明确的描述它在每个时钟边沿的行为。
- 行为级综合比RTL级综合层次更高，同时它描述电路也越抽象，在RTL级中，电路在每个时钟边沿的行为必须确切的描述出来，而行为级描述却不是这样，这里没有明确规定电路的时钟周期。电路的行为可以描述成一个时序程序(sequential program)，综合工具的任务就是根据指定的设计约束，找出哪些运算可以在哪个时钟周期内完成，需要在多个周期内用到的变量值需要通过寄存器寄存起来。
上图向我们展示了一个设计从最初的最抽象的概念阶段到最终的芯片阶段的转化过程，在这个过程当中，Design Compiler主要完成将设计的RTL级描述转化到门级网表的过程。
二、Design compiler基本流程
与一般的综合过程相同，使用DC做综合也包含转换、优化和映射三个阶段。
转换阶段综合工具将HDL语言描述的电路或未映射的电路用工艺独立的RTL级的逻辑来实现，对于Synopsys的综合工具DC来说，就是使用gtech.db库中的RTL级单元来组成一个中间的网表。
优化与映射是综合工具对已有的中间网表进行分析，去掉其中的冗余单元，并对不满足限制条件(如constraints.tcl)的路径进行优化，然后将优化之后的电路映射到由制造商提供的工艺库上(如core_slow.db)。
使用DC进行综合的实施流程为：
- 预综合过程（pre-synthesis process）
- 施加设计约束（contrainting design）
- 设计综合（synthesizing design）
- 后综合过程（post-synthesis process）
当半导体工艺的最小特征尺寸小于1um时，称之为亚微米设计技术，当最小特征尺寸小于0.5um时称为深亚微米设计技术(DSM:Deep Sub Micrometer)，而当进一步小于0.25um时，则称为超深亚微米设计技术(VDSM:Very Deep Sub Micrometer)。当进入超深亚微米设计后，原有的综合工具受到了很大的挑战，其中一个主要表现是：连线的延时迅速上升。
当特征尺寸大于0.5um时，电路的延时主要集中在门级单元的延时上，如果门级单元延时占系统延时的70%以上，则前端综合后的电路延时与后端进行布局布线以后反标(back-annotate)回来的电路延时相差不大。
通常在0.35um设计时，连线延时已经达到了总延时的50%以上，于是版图反标的延时与综合出来得到延时相差会比较大，单靠一次综合已经不能准确估计电路的延时情况，此时需要经过前端后端工具不断叠代来达到比较真实的结果。如下图：
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