Verilog——流水灯

最新推荐文章于 2024-06-24 18:51:38 发布

zjghzz

最新推荐文章于 2024-06-24 18:51:38 发布

阅读量922

点赞数

分类专栏： FPGA

本文链接：https://blog.csdn.net/qq_28317769/article/details/111476853

版权

FPGA 专栏收录该内容

6 篇文章 1 订阅

订阅专栏

1、代码

module led_shift
(input wire clk,input wire rst,output reg	[3:0] led);

reg [31:0] cnt;
reg flag;

//500ms定时
always@(posedge clk or negedge rst)
	if(rst==0)
		cnt<=0;
	else if(cnt==48000*500-1)
		cnt<=0;
	else 
		cnt<=cnt+1;
//时间标志
always@(posedge clk or negedge rst)
	if(rst==0)
		flag<=0;
	else if(cnt==48000*500-1)
		flag<=1;
	else 
		flag<=0;

always@(posedge clk or negedge rst)
	if(rst==0)
		led<=4'b0001;
	else if(flag==1 && led==4'b1000)
		led<=4'b0001;		
	else if(flag==1)
		led<=led<<1'b1;
	else 
		led<=led;	
endmodule

2、注意

	else if(flag==1 && led==4'b1000)//1 到结束状态
		led<=4'b0001;		        //2 恢复到开始状态
	else if(flag==1)                //3 时间到
		led<=led<<1'b1;             //4 左移一位

现在是1234的顺序，如果是3412的顺序，流水灯就流动一次，说明，此处是顺序执行