Memory SystemsCache, DRAM, Disk翻译学习DRAM部分(十三)

12.3.1 Synchronous DRAM (SDRAM)

FIGURE 12.12: A row activation, followed by a column access to rank n, followed by a column access to rank m.

12.3.2 Double Data Rate SDRAM (DDR SDRAM)

       双倍数据率（DDR）同步DRAM设备起源于并随后取代了SDRAM设备，成为主流通用DRAM设备。因此，DDR SDRAM设备的架构与SDRAM设备的架构非常相似。DDR SDRAM设备架构与SDRAM设备架构的主要区别在于，SDRAM设备将数据总线与地址和命令总线以相同的数据速率运行，而DDR SDRAM设备将数据总线的数据速率运行速度提高到地址和命令总线的两倍。DDR SDRAM设备的数据总线以两倍于地址和命令总线的数据速率运行的原因在于，传统SDRAM内存系统拓扑结构上的数据总线信号线的负载较轻，比地址和命令总线上的信号线负载轻。图12.15显示了SDRAM内存系统的一般拓扑结构，其中内存系统中有N个DRAM设备的排，每个排有M个DRAM设备。在图12.15中显示的拓扑结构中，地址和命令总线上的每个引脚可能驱动多达N*M个负载，而数据总线上的引脚限制为最多N个负载。因此，数据总线可以以比地址和命令总线更高的速率切换状态。DDR SDRAM设备的架构利用了负载特性的不平衡，将数据总线的数据速率设置为地址和命令总线的两倍。

DDR SDRAM-Access Protocol

       图12.16说明了对DDR SDRAM内存系统的数据访问的基本概念。总共显示了三个命令：对rank n的bank i的行激活命令，随后是对相同银行的列读取访问命令，然后是对不同排中的一个打开银行的另一个列读取访问命令。图12.16显示，数据传输在数据总线上的速率是地址和命令总线的两倍。

       图12.16还显示，DDR SDRAM内存系统使用数据同步信号（DQS），这是在上一代SDRAM设备中找不到的信号，以提供源和目的地之间的同步时序参考信号。在DDR SDRAM设备中，DQS信号由发送数据的设备控制。在读命令的情况下，DQS信号由DRAM设备用于指示读取数据传递到内存控制器的时序。在写命令的情况下，内存控制器使用DQS信号来指示从内存控制器到DRAM设备的写入数据的时序。

      图12.16中的时序图显示了来自不同DRAM设备排的数据突发之间的一个周期间隙。一个周期的间隙存在是因为DQS信号是内存系统中所有数据源共享的信号。因此，需要一个空闲周期来将DQS信号线的控制从一个总线主设备移交给另一个总线主设备，这个一个周期的间隙自然地出现在数据总线上。

FIGURE 12.16: Accessing data in a DDR SDRAM memory system.

DDR SDRAM I/O Interface

      图12.17呈现了DDR SDRAM设备的I/O接口的块图视图。正如图12.16所示，DDR SDRAM内存系统在DQS strobe信号的两个边沿上传输数据。然而，尽管设备接口上的数据传输速率提高了，但DDR SDRAM设备内部数据传输的速率并没有类似地增加。相反，在DDR SDRAM设备中，数据传输的速率被内部减半，以便数据在内部以两倍的宽度进行移动，但以设备接口上数据传输速率的一半。DRAM设备制造商采用了“M位预取”（M-bit prefetch）的术语来描述数据速率的倍增架构，其中M表示DRAM设备内部数据传输宽度与设备接口上数据总线宽度之间的乘法因子。在这种命名法中，DDR SDRAM设备被称为具有2位预取架构，其中2 * N位数据以速率Y在内部传输，但DDR SDRAM设备向内存系统提供N位宽的接口，以速率2 * Y传输数据。

      除了DRAM设备的I/O接口不同之外，DDR SDRAM设备的架构与SDRAM设备的架构完全相同。因此，一些DRAM制造商创建了统一的设计，可以作为数据宽度为X的DDR SDRAM设备或数据宽度为2 * X的SDRAM设备进行布线。这些统一的设计允许制造商迅速调整晶圆分配，以满足不断变化的市场需求。然而，这些统一的设计通常会增加几个百分点的晶元开销，因此它们的使用仅限于SDRAM和DDR SDRAM设备之间的过渡期。

FIGURE 12.17: DDR SDRAM device I/O.

Series Stub Terminated Signaling Protocol

      除了DRAM设备的I/O架构更改之外，DDR SDRAM设备使用的信令协议也与SDRAM设备不同。DDR SDRAM设备中使用的信令协议必须满足两个条件：更好的信号完整性以实现更高的数据速率，以及一个信令协议，仍然允许DRAM设备核心和DRAM设备接口共享一个公共但较低的电压水平。2.5-V Series Stub Terminated Logic (SSTL-2)信令协议满足了DRAM制造商同时实现DDR SDRAM存储系统中的更高信号速率和将设备电压从SDRAM设备使用的3.3 V降低到2.5 V的要求。因此，SSTL-2在所有DDR SDRAM设备中都得到了使用。

FIGURE 12.18: SSTL-2 signaling in DDR SDRAM devices.

12.3.3 DDR2 SDRAM

      为了寻找DDR SDRAM设备的演进替代品，作为首选的通用DRAM设备，DRAM设备制造商寻求在不显著增加DRAM设备的复杂性（即制造成本更高）的情况下实现更高的设备数据速率和更低的功耗特性。DDR2 SDRAM设备架构是由JEDEC的DRAM设备和系统制造商联合开发的，以满足这些严格的要求。DDR2 SDRAM设备能够在不显著增加DRAM设备制造成本的情况下实现更高的数据传输速率，方法是将预取长度进一步增加，从DDR SDRAM设备架构的2位增加到4位。在M位预取命名法中，DDR2 SDRAM设备在速度Y下内部移动4 * N位，但为内存系统提供N位宽的接口，以4 * Y的速度传输数据。图12.19展示了DDR2 SDRAM设备I/O接口的框图视图。图中显示，与可比较的DDR SDRAM设备相比，DDR2 SDRAM设备进一步将DRAM设备的内部数据通路加倍。

       图12.19还展示了DDR和DDR2 SDRAM设备之间的另一个微妙区别。DDR2 SDRAM设备的I/O接口具有用于控制输入引脚终止特性的附加信号。内部终止（ODT）信号可以由DDR2 SDRAM内存控制器进行控制，以根据具体内存系统的配置动态调整内存系统的电气特性。

     FIGURE 12.19: DDR2 SDRAM device I/O interface.

12.3.4 Protocol and Architectural Differences

      图12.20示例了DDR2 SDRAM设备中针对不同bank的两个流水线事务。图中显示，DDR2 SDRAM设备是可编程的，可以在执行命令之前将列访问命令保持一定数量的周期。已发布的CAS命令功能允许DDR2 SDRAM内存控制器将行激活命令和列访问命令视为一个单元命令对，可以在连续周期中发出，而不是两个必须分别控制和定时的独立命令。在图12.20中，CAS命令的额外保持时间为三个周期，标记为tAL，表示附加延迟。图12.20还显示，DDR2 SDRAM设备现在需要等于tCAS - 1数量周期的写延迟。通过添加tAL，列读命令的时序可以简称为读延迟，或称为tRL，列写命令的时序可以简称为写延迟，或称为tWL。

FIGURE 12.20: A posted column read command and a posted column write command in a DDR2 SDRAM system.

Differential Strobes and FBGA Packages

       除了动态终止控制之外，DDR2 SDRAM设备架构还包含其他与DDR SDRAM设备架构不同的特性。例如，DDR2 SDRAM设备可以选择支持差分DQS信号，而DDR SDRAM设备只支持单端DQS信号。差分DQS信号使DDR2 SDRAM设备能够增强参考时序的信号完整性，从而使其能够以更高的数据速率运行。除了说明发布的列读和发布的列写命令的进展之外，图12.20还显示，由DRAM设备发送的列读命令的数据与数据 strobe 信号边缘对齐，而由DRAM控制器发送的列写命令的数据与DQS和DQS#数据 strobe 信号中心对齐。

最后，图12.21显示了一台TSOP封装的DDR SDRAM设备和一台Fine Ball Grid Array（FGBA）封装的DDR2 SDRAM设备。FBGA封装比TSOP封装更昂贵，但球栅接触对信号传输线的电气寄生参数更小。因此，FBGA封装对于更高数据速率的DDR2设备是必需的，而对于DDR SDRAM设备仍然是可选的。

12.3.5 DDR3 SDRAM

      DDR3 SDRAM设备还包含DDR2 SDRAM设备中未发现的其他增强功能。例如，

(1)  所有容量的DDR3 SDRAM设备至少都有8个独立的DRAM阵列，而8个银行的架构仅限于容量为1 Gbit或更大的DDR2设备。

(2)  DDR3 SDRAM设备还具有两个功能，可以帮助它们减少刷新功耗。一个可选功能将使DDR3 SDRAM设备能够降低刷新功耗，即温度依赖性自刷新模式。在这种自刷新模式下，DDR3设备将自动根据设备的温度调整自刷新电路的刷新速率和电流。第二个功能将使DDR3设备能够降低刷新功耗的功能是，DDR3设备可以编程为仅刷新包含数据的行的子集，而不是每个新的循环都刷新所有行。这些功能与较低的1.5V供电电压结合在一起，使DDR3设备每存储单元或每带宽单元的功耗更低。

      DDR3 SDRAM设备的高数据传输速率需要在内存系统配置灵活性方面做出重大妥协，这种妥协将限制该设备在非缓冲内存系统中的实用性。为了达到DDR3 SDRAM设备的高数据传输速率，DRAM设备和系统制造商规定了内存系统中DRAM设备的两个银行的限制，这两个银行的DRAM设备应该靠近彼此。因此，计算机系统制造商将无法设计和销售具有传统非缓冲内存系统的计算机，这种系统仍然允许最终用户像使用DDR和DDR2 SDRAM内存系统一样灵活配置内存系统的容量。

15.3.15 tFAW Limitations in Open-Page System: All Workloads

       图15.17、15.18和15.19共同说明了封闭页内存系统对tFAW所限制的行激活非常敏感。简单的解释是，在单rank, close页内存系统中，tFAW定义了可以同时打开的用于访问的最大数量的存储器bank，一旦达到了这个限制，无论内存系统的数据速率如何，都无法进一步提高可利用带宽的规模。

理解：在close-page 内存系统，一行只能访问一次；随着速率越来越高，一行访问一次的时间越来越短。但tFW是时间是不变的。所以当达到了tFAW的极限后，就会受到tFAW的影响。

       然而，在开放页内存系统中，每个行访问可能有多次列访问，而由tFAW所限制的每单位时间内的行激活数量更难以量化。图15.20显示了1R16B内存系统中tFAW的影响，以百分比形式表示，其中tFAW tRC 60 ns和tFAW tRC/2 30 ns的情况之间的带宽差异。模拟中使用的不同工作负载的带宽差异曲线在图15.20中绘制为单独的线条，显示了对限制性tFAW参数的敏感性存在广泛的差异。值得注意的一个工作负载是255.vortex，在数据速率超过1.2 Gbps时，tFAW 60 ns情况下的带宽影响可高达30%以上。然而，平均而言，运行在tFAW 60 ns的内存系统上的工作负载与具有较少限制性tFAW值（例如tFAW 30 ns）的相同系统相比，带宽损失在0~12%的范围内。

15.3.16 Bandwidth Improvements: 8-Banks vs.16-Banks

      图15.21考察了16-bank设备相对于8-bank设备的带宽优势。图15.21显示了对比开放页内存系统和关闭页内存系统的1R16B与1R8B对比的平均带宽改进曲线，其中每个bank的重新排序队列深度为4。图15.21还显示了对比开放页内存系统的2R8B与1R8B以及2R16B与2R8B的平均带宽改进曲线。图15.21显示，尽管行缓冲管理策略和重新排序机制存在差异，但1R16B内存系统相对于1R8B内存系统的带宽优势在开放页内存系统和关闭页内存系统之间呈良好的相关性。在两种情况下，拥有更多的DRAM设备bank的带宽优势与增加数据速率和恒定的行周期时间大致以相同的速度增加。在开放页和关闭页内存系统中，1R16B内存系统相对于1R8B内存系统的带宽优势在1.07 Gbps时达到约18％。然而，图15.21也显示，在1.07 Gbps时，关闭页内存系统受到了限制性的tFAW值的带宽限制，而1R16B内存系统的带宽优势在增加数据速率方面继续增加，达到了1.33 Gbps时的22%。