使用M0 DesignStart 的样例SoC(example system) - 5 keil+jlink调试

最新推荐文章于 2022-08-22 08:15:20 发布
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分类专栏： 使用M0 DesignStart 的样例SoC 文章标签： M0 SoC keil jlink
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本文链接：https://blog.csdn.net/qq_34686440/article/details/116194077
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博客讲述了在SoC成功通过VCS仿真并能在FPGA上运行后，如何进行程序调试。关键步骤包括将FPGA时钟约束到与VCS仿真相同的50MHz，以及利用Keil和JLink的调试方式。作者提到具体的Keil配置细节将在后续更新中分享。
摘要由CSDN通过智能技术生成

现在的情况是SoC已经能够使用VCS仿真（确保核能够运行起来），也能够FPGA上板

那么如何对程序进行调试呢？就是使用keil+jlink的调试方式

注意注意注意！！！！

需要对FPGA的时钟进行约束，

因为vcs仿真的时候，时钟频率是50MHz，因此将FPGA的时钟同样约束到50MHz

接下来就是keil的配置，具体的明天再更新吧~~

 

北枫凉
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