第14节 国产安路FPGA 原语的使用方法介绍和IODELAY的使用

        在FPGA设计和开发的过程当中，原语的使用是其中重要的环节之一。原语是针对于不同的FPGA厂商开发的最底层的逻辑资源描述。FPGA开发人员使用原语可以更加准确调用FPGA最底层的硬件资源，让FPGA资源可以高效利用让FPGA发挥最大化的性能。使用原语可以在同一个芯片型号的工程上能够高效的进行移植。对于现在流行的XILINX FPGA 拥有的原语功能，在安路的FPGA中绝大多数功能也是拥有的。本节主要介绍国产安路FPGA原语的使用方法，通过IODELAY的例子来介绍原语的使用。

        一、原语的查找位置

        在使用原语之前我们要清楚使用哪种功能的原语，然后找到安路公司的原语调用的位置在哪里。安路厂家把所有原语编写在了软件安装位置arch文件夹ph1_macro.v文件夹中，可以使用notepad++打开查看，可以看到IDDR和ODDR等原语。

        我们了解了原语文件的位置，但是打开文件之后这么多的原语，也不知到具体名字和功能怎么办，当然安路的原厂已经为我们考虑到这个问题了，他们针对原语的调用编写了一个使用手册的PDF文档，可以在文档中查找调用。

        关于原语的文件位置和查找使用方法目前就介绍到这里，使用手册可以到附件中下载查找使用。

        二、IODELAY的使用介绍

        通过一个IODELAY的例子来具体介绍一下原语的查找使用方法，那么为什么要使用IODELAY功能呢，是因为FPGA在芯片设计的时候，外部引脚由于分布位置不同，对应芯片内部不同的走线长度产生了PINDELAY和外部PCB对应的功能布线长度不等长等原因决定的。关于芯片内部的PINDELAY（FPGA内核到芯片引脚的延时）安路原厂会给出延时信息，在时序要求非常严格的情况在设计过程中要充分考虑。我这里也上传到附件中感兴趣的朋友可以下载参考。为了满足外部功能器件的时序要求，FPGA可以通过动态或者静态调整IODELAY的方法调整IO延时。

        在原语的手册中找到IDELAY和ODELAY然后例化到工程文件中，在文件中对于原语的名称简介和端口描述，参数描述，使用方法，例化示例也有详细的说明。PH1A 系列 FPGA 提供 HR 和 HP 两种类型的 I/O Banks，HR IO 支持动态输入延迟调节，不支持动态延迟输出调节。 HP IO 既支持动态输入和输出延迟调节。动态延迟调节和静态延迟调节范围一致。该小节以HP IO为例子进行仿真查看IO的延时效果。

        三、IODELAY原语仿真

        在这里例化IODELAY原语和TB文件中更改输入延时值，如下图所示。查看IDELAY和ODELAY的延时情况。

        在仿真的过程中查看IDELAY和ODELAY的延时情况，如下图所示。在输入的延时值为0时 IDELAY的延时值为170ps，ODELAY的延时值为55ps。

 在输入的延时值为1时 IDELAY的延时值为193ps，ODELAY的延时值为60ps。

在输入的延时值为2时 IDELAY的延时值为216ps，ODELAY的延时值为65ps。

        从仿真上可以看到IDELYA的步进值为23ps，ODELYA的步进值为5ps。但是在官方的手册中叙述PH1A 器件 HP IO 使用 IDELAY 条件下，最小延时为 0.340ns，最大延时大约能达到 2.255ns，每级步长大约为 7ps。PH1A器件HP IO使用ODELYA条件下，支持256级调节，最小延时为 0.340ns，最大延时大约能达到 2.255ns， 每级步长大约为 7ps。与仿真中延时值略有差异，不过在仿真中每次调节DELAY值步进一致可以达到IO延时的功能。在调试的过程当中，可以通过经验值或者动态调节进行调试，直到达到稳定功能为止。

        四、总结

        本小节主要介绍原语的查找位置，IODELAY使用说明，IODELAY原语仿真。通过IODELAY原语的使用介绍原语的使用方法，其他功能的原语也是同样的使用方法，相关手册上传附件感兴趣的可以下载参考使用。本节的仿真工程在下面链接中可以下载使用。下一小节介绍FPGA时序约束的基本概念。

IODELAY仿真工程

链接：https://pan.baidu.com/s/11mz1gEs71XdC--a1rIxtnA
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