DDR3引脚分配问题

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已于 2023-06-19 10:49:35 修改

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文章标签： fpga开发

于 2023-06-19 10:42:52 首次发布

本文链接：https://blog.csdn.net/qq_35318223/article/details/131282008

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本文介绍了DDR3引脚分配的基础知识，强调了DDR3的bank、group和信号固定位置的重要性。在实际分配过程中，指出了一些常见的错误，如数据信号与DQS不在同一组，时钟信号放置不当等问题，并提供了Xilinx关于Vccaux_io警告的解答，建议使用NORMAL值即可。

摘要由CSDN通过智能技术生成

一次作者在某项目设计时，应硬件同事要求，验证设计管脚摆放位置。出现的问题记录一下，以便以后避坑。

ddr3引脚分配基础知识

1.ddr3一个bank可以放置4个group。
2.每个group包括1对dqs差分信号，8个数据信号，1个dm信号。其中dqs的位置是固定的，不能随意接，数据信号dq和dm在组内是可以互换的，数据放置时必须按group摆放。
3.一个mig控制器最多支持的数据位宽为72bit。这些数据分布在3个bank上。其中地址、控制、时钟信号必须在中间bank。比如使用7K325T芯片的bank32 33 34 ，地址、控制、时钟信号必须放置在bank33。
4.时钟信号必须放置在一对差分对上。
在这里插入图片描述

ddr3引脚分配过程中遇到的问题

1.下图是错误设计，ddr3的数据信号和dqs没有放置在一组，错误。
在这里插入图片描述
2.硬件设计同事布线放置不开，将时钟的ck_p和ck_n放置在bank32，cke放置在bank33，drc验证错误。
3.warning：必须显示ddr3的auxio电压，否则有warnning。
Vccaux_io “” setting may not be required for the port “ddr3_dq[3]” for