异步复位同步释放

概念

在实际的工程中选择复位策略之前必须考虑许多设计方面的问题，如使用同步复位或者异步复位或者异步复位同步释放(Asynchronous Reset Synchronous Release或者Synchronized Asynchronous Reset)，以及是否每一个触发器都需要进行复位。复位的基本目的是使器件进入到可以稳定工作的确定状态，这避免了器件在上电后进入到随机状态导致跑飞了。在实际设计过程中，设计者必须选择最适合于设计本身的复位方式。

同步复位

同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。同步复位RTL代码：

always  @(posedge clk )begin
    if(rst_n==1'b0)begin
        dout<=0;
    end
    else begin
        dout<=din;
    end
end

异步复位

异步复位是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。异步复位RTL代码：

同步复位与异步复位的优缺点

同步复位的优点：

• 一般能够确保电路是百分之百同步的。
• 确保复位只发生在有效时钟沿，可以作为过滤掉毛刺的手段。

同步复位的缺点：

• 复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位。同时还要考虑如：时钟偏移、组合逻辑路径延时、复位延时等因素。
• 由于大多数的厂商目标库内的触发器都只有异步复位端口，采用同步复位的话，就会耗费较多的逻辑资源。

异步复位优点：

• 异步复位信号识别方便，而且可以很方便的使用全局复位。
• 由于大多数的厂商目标库内的触发器都有异步复位端口，可以节约逻辑资源。

异步复位缺点：

• 复位信号容易受到毛刺的影响。
• 复位结束时刻恰在亚稳态窗口内时，无法决定现在的复位状态是1还是0，会导致亚稳态。

异步复位，同步释放

所谓异步复位，同步释放 就是在复位信号到来的时候不受时钟信号的同步，而是在复位信号释放的时候受到时钟信号的同步，在下一个clk触发沿来到后起的作用（释放）。

目的

同步释放：防止复位信号释放时，产生亚稳态。

如何产生亚稳态

复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间（亚稳态窗口）时无法决定现在的复位状态是1还是0，造成亚稳态。

实现同步释放方法

如何实现同步释放，即当复位信号rst_async_n撤除时，由于双缓冲电路（双寄存器）的作用，rst_sync_n复位信号不会随着rst_async_n的撤除而撤除。

假设rst_async_n撤除时发生在clk上升沿，如果不加此电路则可能发生亚稳态事件，但是加上此电路以后，假设第一级D触发器clk上升沿时rst_async_n正好撤除，则D触发器1输出高电平“1”，此时第二级触发器也会更新输出，但是输出值为前一级触发器clk来之前时的Q1输出状态。显然Q1之前为低电平，顾第二级触发器输出保持复位低电平，直到下一个clk来之后，才随着变为高电平。即同步释放。
实际上也是异域信号打两拍的方法
疑问：为什么

代码

module reset_gen ( output rst_sync_n, input clk, rst_async_n);
reg rst_s1, rst_s2;
wire rst_sync_n ;

always @ (posedge clk, posedge rst_async_n)
    if (rst_async_n)
         begin 
            rst_s1 <= 1'b0;
            rst_s2 <= 1'b0;
        end
    else 
        begin
            rst_s1 <= 1'b1;
            rst_s2 <= rst_s1;
        end

assign rst_sync_n = rst_s2; //注意这里的rst_sync_n才是我们真正对系统输出的复位信号

endmodule