【入门篇】vl4 移位运算和乘法

背景知识补充：
verilog中乘除法一般很少直接使用和/来实现，这样做在综合时可能会有问题，或者消耗大量的资源。Verilog经常使用移位的方式来实现乘除法效率更高，更便于综合。
a2 等价 a<<1 a/2 a>>2
a4 等价 a<<2 a/4 a>>4
a8 等价 a<<3 a/8 a>>8

*以上
可以总结出，对于乘除2的n次方，可以直接通过移位n位来实现

那么对于非2的n次方呢，只需要拆分一下就可以了 ,如下：
a3 =a（2+1）=a2+a1 所以等价为 a<<1+a
a5 等价 a<<2+a
a7 =a8-a 等价 a<<3-a
a9 等价 a<<3 +a

题目描述：
已知d为一个8位数，请在每个时钟周期分别输出该数乘1/3/7/8,并输出一个信号通知此时刻输入的d有效（d给出的信号的上升沿表示写入有效）

题意整理和设计思路： 题目要求每个周期分别输出该数乘1，3，7，8，所以按顺序实现一轮需要4个周期，用一个计数器来判断进行到第几个运算周期了，同时需要一个寄存器暂时把每一轮的第一个周期的乘数保存起来，用来乘以后面的三个周期的3，7，8。

重点和关键：关键点就是注意要用一个寄存器将要运算的乘法暂时保存起来，不能直接使用输入，因为在每个上升沿时输入是不断变化的。

代码实现:

module multi_sel(
input [7:0]d ,
input clk,
input rst,
output reg input_grant,
output reg [10:0]out
);
//*************code***********//
reg [1:0] cnt ;
    reg [7:0] din ;

    always @(posedge clk or negedge rst) begin
        if(!rst) begin
		cnt <= 2'b0;
		din <= 8'b0;
		input_grant <= 1'b0 ;
		out <= 11'd0 ;
	end
	else begin
		cnt <= cnt + 1'd1 ;
		case(cnt) 
		  2'b0: begin
				din <= d ;
				out <= d ;
				input_grant <= 1'd1 ;
			end
		
		  2'd1: begin
				out <= (din << 2) -din ;
				input_grant <= 1'd0 ;

			end   

		  2'd2: begin
				out <= (din<<3) - din ;
				input_grant <= 1'd0 ;

			end

		  2'd3: begin

				out <= (din<<3) ;
				input_grant <= 1'd0 ;
				cnt <= 2'd0 ;
			end 
		endcase

		end

	end
endmodule