基于Verilog HDL语言的FPGA课后习题--两位二进制比较器（含testbench测试语句）

请思考如何用 case 语句写出比较电路：
推出一个 2 位较大数判断电路的真值表
用 case 语句编写判断电路
1、给出程序
2、给出仿真程序
3、给出 RTL 图
4、给出仿真结果

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1、真值表

输入				输出
A1	B1	A0	B0	gt:A>B	eq:A=B	lt:A<B
1	0	？	？	1	0	0
0	1	？	？	0	0	1
0	0	0	0	0	1	0
0	0	0	1	0	0	1
0	0	1	0	1	0	0
0	0	1	1	0	1	0
1	1	0	0	0	1	0
1	1	0	1	0	0	1
1	1	1	0	1	0	0
1	1	1	1	0	1	0

2、程序

module comp_2
(
input [1:0] A,B,
output reg gt,eq,lt
);
always @*
begin
gt = 0;
eq = 0;
lt = 0;
casez({A[1],B[1],A[0],B[0]})
4'b10?? : gt=1;
4'b01?? : lt=1;
4'b0000 :eq=1;
4'b0001 :lt=1;
4'b0010 :gt=1;
4'b0011 :eq=1;
4'b1100 :eq=1;
4'b1101 :lt=1;
4'b1110 :gt=1;
4'b1111 :eq=1;
endcase
end
endmodule

仿真程序：

`timescale 1ns/100ps
module comp_2_tb();
reg [1:0] a,b;
wire gt,eq,lt;
comp_2 U1(.A(a),
.B(b),
.gt(gt),
.eq(eq),
.lt(lt)
);
initial
begin//列出所有情况
a=00; b=00; #10;
a=00; b=01; #10;
a=00; b=10; #10;
a=00; b=11; #10;
a=01; b=00; #10;
a=01; b=01; #10;
a=01; b=10; #10;
a=01; b=11; #10;
a=10; b=00; #10;
a=10; b=01; #10;
a=10; b=10; #10;
a=10; b=11; #10;
a=11; b=00; #10;
a=11; b=01; #10;
a=11; b=10; #10;
a=11; b=11; #10;
end
endmodule

3、RTL 视图

4、仿真波形