Verilog学习-可综合语句

Verilog的语句是分为可综合与不可综合两类的，可综合语句就是能够生成相对于电路的语句，不可综合语句是主要是用于测试仿真的。

• 基础知识-语言要素
  空白符
  注释符
  标识符和转义标识符
  关键字

• 基础知识-数值
  整数及其表示
  实数及其表示
  字符串及其表示

• 基础知识-数据类型
  物理数据类型：连线型（wire、tri）（wor、trior）（wand、triand）（tri0、tri1）（supply0、supply1）（trireg线网）、寄存器型（reg）、存储器型（menory）
  抽象数据类型：整型（integer）、时间型（time）、实型（real）、参数型（parameter）

• 基础知识-运算符
  算术运算符
  关系运算符
  相等关系运算符
  逻辑运算符
  按位运算符
  归约关系运算符
  移位运算符
  条件运算符
  连接和复制运算符

• 基础知识-模块
  端口的定义
  端口的引用

• 描述方法-数据流建模
  显示连续赋值语句
  隐式连续赋值语句

• 描述方法-行为级建模
  过程语句：aways
  语句块：begin-end
  赋值语句：阻塞型赋值语句 =、非阻塞型赋值语句 <=
  条件语句：if-else、case、casez、casex
  循环语句：for
  编译向导语句：'define、'include、'ifdef、'else、'endif

• 描述方法-结构化建模
  模块级建模
  门级建模
  开关级建模

这张思维导图是对可综合语句内容的框架，框架搭好了，就准备刷些题来练习一下了。