影响DDR5稳定性的RAS功能

最新推荐文章于 2025-03-23 12:25:12 发布

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文章标签： DDR5 RAS

原文链接：https://blog.csdn.net/edadoc2013/article/details/131430515?ops_request_misc=&request_id=&biz_id=102&utm_term=DDR5%20RAS&utm_medium=distribute.pc_search_result.none-task-blog-2~all~sobaiduweb~default-0-131430515.nonecase&spm=1018.2226.3001.4187

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DDR5引入了片上ECC、占空比调节器DCA、DQS内部延迟监控和CRC等RAS功能，以增强内存的稳定性和可靠性。片上ECC能纠正DRAM位错误，DCA补偿信号失真，DQS振荡器辅助重新训练，CRC扩展到读写操作，而DFE技术则优化了高速数据传输的信号质量。

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内存的稳定性，离不开RAS功能，这里的RAS（Reliability，Availability and Serviceability），即可靠性、可用性和可维护性的简称。RAS功能一方面可以通过调整信号规避风险，另一方面，在发生错误时及时发现并进行修正，以延长系统正常运行的时间。

注意：这里的RAS并非是DDR中的行地址选通信号（Row Address Strobe, RAS）！

RAS功能通常是一组技术的合称，下面就来讲一下什么是RAS功能：

片上ECC (On-Die Error Correction Code)
随着DDR5信号速率的增加和芯片生产工艺难度的加大，DRAM内存出现单位错误的风险也随之增加，为进一步改善内存信道，纠正DRAM芯片中可能出现的位错误，DDR5引入了片上ECC技术，将ECC集成到DDR5芯片内部，提高可靠性并降低风险，同时还能降低缺陷率。

注意：
片上ECC的使用并不意味着可以不用单独的ECC颗粒了，因为On-Die ECC无法纠正芯片外或者模块与内存控制器之间的DDR通道中的错误，因此，之前常用的边带（Side-band）ECC颗粒在必要的情况下还是要保留的。
占空比调节器 (DCA，Duty Cycle Adjuster)
占空比调节器（DCA）支持主控通过调节DDR5内部占空比，在一定的范围内补偿数据选通信号（DQS）和数据信号（DQ）的占空比失真，该功能通过调整DQ和DQS信号的占空比，巩固了读取数据的稳定性。
DQS内部延迟监控(DQS Interval Oscillator)
随着DDR DIE上的电压和温度变化，DQS时钟树延迟将发生偏移，可能需要重新训练（re-train）。DDR5包括一个内部DQS时钟树振荡器，用于测量由主控确定的给定时间间隔内的延迟量。DQS振荡器为主控提供是否需要重新训练，以及潜在误差大小等重要信息。主控可以使用此功能定期重新训练通道，以补偿DRAM中电压和温度变化引起的延迟。
数据读写的循环冗余校验 (CRC, Cyclic Redundancy Check)
循环冗余校验是数据通信领域中一种常见的查错校验技术。其基本原理是：将固定数量的校验位附加在需要传输的数据后面，发送端对校验位进行特定的运算并发送，接收端在接收数据后对校验位进行运算以检查是否出错。CRC保证了数据传输的正确性。
DDR4仅支持数据写操作的CRC，DDR5则将CRC功能扩展到数据的读操作，进一步保证了数据传输的可靠性。
数据的反馈判决均衡 (DFE)
对于数据信号，随着速率的进一步提升，DDR5采用了之前在高速串行信号中才会使用的反馈判决均衡技术（DFE），以减少信号衰减和码间干扰（ISI）的负面影响，增加了信号眼图的优化手段，为数据信号的高速传输提供了保障。