想你所想，做你所做

全称为Scatter 参数，即散射参数，是在传输线两端有终端的条件下定义出来的，一般是50Ω。通过S参数，我们能看到传输通道的几乎全部特性，例如信号的反射，串扰，损耗，都可以从S参数中找到有用的信息。，表示有多少能量传送到目的端（port2），当然S21越大越好，理想为1即0dB；，即有多少能量被反射到源端（port1），S11这个值越小越好，反射回来的能量越小则被目的端接收的越多，损耗越小；阻抗和导纳矩阵反应了端口的总电压和电流的关系，而散射矩阵是反映端口的入射电压和反射电压的关系；

因此，如果想在未放置的设备pin上进行探测，需要添加设备模型或在探测点上放置一个较大的电阻。（2）选中DQ0-DQ7, DQ0R- DQ7R, DQS0+, DQS0R+, DQS0-, and DQS0R-，所有连接到U0和U8的DQ和DQS信号网均使能。本节定义了基于IBIS模型的控制器和内存设备模型，该设计被设置为写模式，即，控制器正在写入以DDR3-1333速度运行的存储器。然后即可看到，DQ0的激励已经创建好，然后给DQ1-DQ7均选用data_in，用data_in分配信号DQ0~DQ7。

（2）点击 coupling summary table，查看耦合分析表格，报告内容包括网路序号、网络名称、最大干扰源、最大耦合系数、最大耦合系数所占走线长度的百分比、耦合系数大于0.05的走线长度百分比、耦合系数在0.01-0.05的走线长度百分比、总的耦合参考数值等内容。报告内容包括在网络的序号、网络的名称、无参考平面走线数目、回流不连续走线的数目、过孔的数量、最大阻抗、最小阻抗、主导阻抗、主导阻抗走线百分比、走线的总长度、走线的信号延迟等内容。若网络有错误，可通过鼠标右键选择修改网络的属性。

在library–>load library file:选择提前找好的电容库索引文件（.xml格式文件，这个一般在Cadence/Sigrity安装目录中都有默认的相应S参数电容库（.s2p文件）及电容库索引文件）下面这一步可以查看电容的势力范围（或者称为去耦半径）；（5）电容的ESR、ESL实际与过孔、焊盘相关，电容的地孔、地线如果不符合要求，则在仿真中会显示出来相应电感的ESR、ESL等参数。第二部分红框标注的就是优化后的方案，C6、C7、C29、C32代表的就是优化后，板卡上这些电容是可以去掉的；

1、本次电热混合仿真，是基于上次POWER DC单板直流压降仿真的基础上的，所以直接加载之前的Workspace；在这里可以勾选你认为会发热的IC，并且在Ckt type列有下拉菜单，主要有三种：pcb-comp，BGA和Die。这个数值非常关键，没有厚度是不被判断为发热元件的。当然如果知道详细的芯片的热阻参数，也可以按照如下所示调整：然后输入JB和JC，这个可以参考JESD51-2A等规范文件。7、鼠标放置在Dissipation列，出现E，点击进去，输入功耗：根据Datasheet填写。

从上图可以看出，24v的输出直接到一个DC/DC，输出一路5v，并给出了每路的电流。5v的输出有非常多，这里我们就MP9942作为5V的负载端，看看输出在72mA的情况下，到达MP9942的电源压降能有多大。11、还有一个是设置约束的， 如果你知道你要求的过孔电流密度、平面电流密度、走线电流密度以及压降的容差等等，可以在这里设置；2、刚打开板子，默认所有的net都是enable的，可以全都disenable，然后选择自己关注的网络enable即可。首先先查验一下用到的电感L1的详细参数，阻值为68mΩ；

直流电分析 PowerDC-E  3: 电热混合分析 PowerDC-T 交流分析 PowerSI(3DFEM)电容优化 OptimizePI提取电路模型BroadBand SPICE时域分析 SPEED2000高速串行互连分析：Channel DesignerBUS DESIGNER封装模型提取与分析：XtractIM功能介绍

Cadence电源感知的信号完整性(SI)工具，基于Sigrity技术，为PCB电路板与IC封装提供精确的SI分析。要精确的仿真信号频率高于1GHz的系统SI性能，必须充分考虑高速信号及其回流路径，Cadence的SI仿真工具与Cadence Allegro PCB 及IC封装物理设计工具无缝对接，可实现完整的电源完整性和信号完整性解决方案。PowerSI提供了一个先进的信号完整性、电源完整性和设计阶段EMI仿真的解决方案，支持S参数的模型提取，为整个IC封装和PCB设计提供强大的频域仿真。...

本篇博文可同时对照博文《PCB SI仿真流程》来学习，主要是对《PCB SI仿真流程》中的一些界面详细功能描述。仿真之前，首先先对需要仿真的PCB进行一些参数设置。1、首先打开PCB SI，打开需要仿真的PCB文件，如下图所示：2、调用并运行设置向导PCB SI在进行拓扑提取和仿真时，对要求仿真的PCB板必须明确以下信息：（1）网表（2）PCB层叠信息：为抽取较精确的传输线模型必须提供的参数；（3）DC电压设置：为了确定在拓扑结构中终端电压值；（4）器件类属性（Device Class）：

随着单板的功率和布局、布线密度不断提高，PDN的直流压降和大电流同流问题开始不能忽视。这两个问题经常被混淆，但是二者之间有本质区别，直流压降是一个单纯的电性能问题，而同流问题是一个电热协同的问题。本文档将介绍直流压降的仿真与评估方法，同流问题将在基于PowerDC的电热联合仿真中介绍。芯片资料中会对器件正常工作下的电源提出要求，如VDD±5V等；此电源要求既包含电源噪声，也包括铜皮上的直流压降。早期的电子产品电流较小，布局空间大，PCB的直流压降问题可以忽略。但在当下器件功耗越来越高，工作电流越来越大，

PDN系统由于存在寄生电阻、寄生电感、寄生电容等寄生参数，其阻抗并不为0，当芯片工作电流由电源芯片输出，经PDN系统达到芯片端时，就会在芯片端造成一定的直流压降和瞬态噪声（也称AC噪声）。通常芯片要求的电压波动范围是理想电平的±5%，一般来说直流压降和交流噪声之和必须小于芯片正常工作允许的最大电压波动值。PDN系统的直流压降仿真在《基于PowerDC的直流压降仿真》中介绍，本文档介绍PCB上的PDN系统的瞬态噪声仿真。由于PDN系统的瞬态噪声从低频到高频均存在，PCB上能够优化的噪声频段一般在100Khz

目录一、 Cadence Allegro PCB SI 简介1、高速 PCB 设计流程二、 Allegro PCB SI 仿真1、准备仿真模型和其他需求1.1 、获取所使用元器件的仿真模型（ 1 ） 通过官网，供应商等渠道获取 IBIS 模型（ 2 ） IBIS 模型转化为 DML 模型（ 3 ） 通过 Allegro 建立简单 DML 模型以及模型分配（ 4 ） 通过 Allegro 建立复杂 DML 模型以及模型分配1.2、了解 PCB 的布线规则以及原理图部分逻辑2、仿真配置2

大家常用的一般无非是Design Entry CIS、PCB Editor、Pad Designer这三个工具；此外还有一些在仿真中所要掌握的，如下图所示：Design Entry CIS：板级原理图设计工具；Design Entry HDL：通常一些国企、跨国公司喜欢用它来进行原理图设计（芯片开发级设计常用到）；Package Designer：SIP、封装等设计工具；Project Manager：项目管理工具；PSpice AD:原理图，原理功能仿真，或者前仿真；Sigrity Sui

工欲善其事必先利其器，高速电路的仿真离不开的就是Model Integrity仿真工具，而Model Integrity仿真用到的模型就是IBIS模型文件。使用Model Integrity不仅可以用来浏览模型，还可检查IBIS模型或DML模型（Cadence的模型格式）的语法。在IBIS模型出现之前，人们用晶体管级的SPICE模型进行仿真，而这种仿真通常面临以下几个问题：（1）结构化的SPICE模型只适用于元器件和网络较少的小规模系统仿真，借助这种方法设定系统的设计准则或对一条实际的网络进行最坏情况分

三、同步开关噪声（SSN）SSN是指器件在开关状态时产生的瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，也可称为△i噪声。若是因为封装电感而引起的地平面波动，造成芯片地和系统地不一致，这种现象就是地弹。同理如果是因为封装电感引起的芯片和系统电源差异，就是电源反弹。所以，综上所述：同步开关噪声并不完全是电源的问题，它对电源完整性产生的影响最主要的还是表现在地/电源反弹。SSN主要是伴随着器件的同步开关输出（SSO）产生，开关速度越快，瞬间电流变化越显著，电流回

高速电路设计中除了要对信号完整性进行仿真与分析，电源完整性也占据着半壁江山，在正式学习仿真之前先来了解一下电源对信号的影响。虽然电源完整性主要是讨论电源供给的稳定性问题，但是实际中“地”总是和电源密不可分的，通常把如何减少地平面的噪声也作为电源完整性的一部分进行研究。一、电源噪声造成电源不稳的原因一般有两个：（1）器件高速开关状态下瞬态的交变电流过大；（2）电流回路上存在的电感。从变现形式上分类，又可以分为：（1）同步开关噪声（SSN），地弹现象也可归于此类；（2）非理想电源阻抗影响；

过孔主要有三类：盲孔（Blind Via）、埋孔（Buried Via）、通孔（Through Via）盲孔位于PCB表层，具有一定深度，用于表层线路与内层线路的连接，孔的深度通常不超过一定的比率（孔径）；埋孔位于PCB内层，不会延伸到PCB表层；通孔是最常用的，工艺上易于实现，成本较低，可用于实现内部互联或作为元件的安装定位孔。过孔主要由两部分组成：钻孔+焊盘高速设计中，大家总是希望过孔越小越好，不仅可以留有更多的布线空间，同时过孔越小，其自身的寄生电容也越小。但实际上过孔的大小受工艺限制，当孔

一、PCB层叠对信号质量的影响：1、覆铜层最好是成对设置，如6层板的2、5层或者3、4层一起覆铜，这是考虑到工艺上平衡结构的要求，因为不平衡的覆铜层可能会导致PCB膨胀时翘曲变形；2、最好每个信号层都能和至少一个覆铜层紧邻，有利于阻抗控制和提高信号质量；3、缩短电源和地之间的距离，降低电源阻抗；4、高速情况下，可以加入多余的地层来隔离信号，但建议不要多加电源层来隔离，因为电源层会带来较多的高频噪声干扰。实际案例：A、单面板、双面板情况下（频率200KHz以下）：（1）重要的布线（时钟信号）紧靠

在电子系统中，信号线的传输需要一定的时间，已经证实：电信号在分布良好的导线中传输速度为3*10^8m/s。假设布线长度为5米，则信号的传输需要17ns ，这种延时在低速系统中可以被忽略，但在高速电路中就不能忽略了。因此在设计高速PCB时，信号延时的问题必须考虑，电路分析需要引入EMI/EMC分析。以往，Layout工程师总喜欢“凭感觉”、“靠经验”来进行设计，但是在高速电路中，可能会导致以下结果：1、不可预期的系统行为；2、模拟系统传输路径上产生不可接受的噪声；3、系统稳定性、可靠性因为温度的变化产