第八期
Timing Analysis
DC仅能把RTL代码翻译成原理图,综合之后还需要检查综合后的电路是否能够使用。
除了DC内部嵌入的时序分析软件以外,PrimeTime可以进行权威、全面的时序检查。
**report_timing 与check_timing要区分开,前者用来检查时序是否有问题(综合后),后者检查约束是否完整(综合前)。
- Timing report示例:
-max_paths 1表示最多输出1条路径。
报告中含有起始点、路径种类、工艺库、工艺角等信息。
这张表呈现出了timing_path中关于时序的数字信息。
Incr中包含了线延迟和器件延迟,也可以用命令分别报告;单位可以在.lib中查看。