Verilog RTL 代码实战 04——序列检测器的两种实现方法

0.序列检测器的作用

序列检测器：将一个指定的序列从数字码流中识别出来。下面设计一个序列检测器，将码流中的“10010”序列检测出来：

①三个输入，clk，rst_n，x，其中x是一位的输入，由x传输的多个数据构成码流

②输出z，在检测到完整的10010序列时，z拉高

1.用状态机实现序列检测器

这个在我的FPGA实例的第7个文章有介绍，包括代码和测试文件：

链接：FPGA实例07——序列检测器设计及测试（使用状态机）

2.用移位寄存器实现序列检测器

用移位寄存器的方法比状态机的方法代码要轻简很多，先说一下原理：

①先定义一个5位的变量用来移位——shift = 5’b00000;

②然后每输入一位x，移位放至shift中——shift <= {shift[3:0], x};

图示：

③判断shift是否为5’b10010，是则拉高z

代码如下：

module check_num_shift
(
	input		clk,
	input		rst_n,
	input		x,
	output wire	z
);

reg [4:0]	shift;

always@(posedge clk or negedge rst_n)begin
	if(!rst_n)
		shift <= 0;
	else
		shift <= {shift[3:0],x};
end

assign z = (shift == 5'b10010)?1:0;

endmodule

测试代码：

//时间精度
`timescale 1 ns/ 1 ns
//测试名称
module tb_check_num_shift();
//输入用reg
reg	clk;
reg	rst_n;
reg	x;
//输出用wire
wire	z;
//生成时钟
parameter	CYCLE = 20;
initial begin
	clk = 0;
	forever
	#(CYCLE/2)
	clk = ~clk;
end
//复位一次再拉高等待异步复位
initial begin
	rst_n = 1;
	#2;
	rst_n = 0;
	#2;
	rst_n = 1;
end
//待测模块例化
check_num_shift  u1
(
	.clk	(clk),
	.rst_n	(rst_n),
	.x	(x),
	.z	(z)
);
//x初始化
initial begin
	x = 0;
end
//x输入设定
always @ (posedge clk)begin
	x = {$random}%2;
end

endmodule

仿真结果：