【FPGA】ZYNQ纯PL工程固化QSPI记录

之前听同事说zynq固化挺麻烦就一直没搞，但每次测试都要带电脑去下载一遍挺麻烦的，于是还是尝试了下固化工作，一开始照着正点那套教程操作，连sdk在哪都没找到，搜了圈才发现已经合并进vitis了。
总之参考了不少地方，或多或少与我自己的情况有所出入，遂记录一遍流程以供以后需要。
SD卡固化还没成功，等发现问题在哪了也一块记录进来。

工具

Vivado 2020.1/vitis 2020.1/正点ZYNQ7020开发板

Vivado侧

事先检查

检查一遍工程，生成bit流下载过一遍，能成功运行后开始固化工作。容易被忽略但很有必要。
下文以正点教程里以太网UDP测试实验的工程为例。

BLOCK块

左侧创建block块。

输入名称后OK。

点击“+”搜索ZYNQ，双击ZYNQ7 Processing System创建。

双击该模块。

如图勾选Quad SPI Flash。
要固化到SD卡的话还需要勾选SD 0和UART 0，并将Bank设置为1.8V，只固化到QSPI则不需要。

DDR内根据板子选择。
也见过下一项选择16bit的，暂时没搞懂，有空再试试。

点击Run Block Automation,ok即可。


将M_AXI_GP0_ACLK与FCLK_CLK0连接起来。

测试一下，显示成功就继续。

在sources中选中创建的.bd文件，右键选择Generate Output Products，Generate即可。


右键.bd文件选择Create HDL wrapper，OK即可。


生成的xxx_wrapper若不在最上面，则将他置顶。


点开XXX_wrapper.v文件，他长这样：

将原本工程的顶层代码例化进去：

生成bit文件，最好下载到板子上跑一下确认程序工作正常。
过程中有几次回头对BLOCK调整发现跑不通，然后想起来是调整后_wrapper.v初始化先前例化好的代码没了。
检查无误后导出硬件。

Next。

选择include bitstream。

Next→Finish。

打开Vitis IDE。

Vitis侧

创建工程。

选择刚才创建的.xsa文件。
输入工程名后一路next。

选择Zynq FSBL后Finish。

右键工程选择Build Project，等待完成。


右键工程选择Create Boot Image。

会自动填充地址，没有的话手动填一下后Create Image。


以JTAG方式启动并连接板子，点击Prigram Flash。

完成后以QSPI模式启动板子，绿灯亮起后测试程序，固化完成。