常用电路设计之PRBS伪随机码发生器的设计

最新推荐文章于 2024-04-11 10:29:10 发布
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分类专栏： Verilog 文章标签： prbs伪随机码
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一、PRBS伪随机码产生原理

       PRBS 伪随机编码是一种专门用于在高速设计中测试高速串行通道传输误码率的一种编码类型。 PRBS伪随机码不仅具有随机序列的一些统计特性和高斯噪声所有的良好的自相关特征，而且具有某种确定的编码规则，同时又便于重复产生和处理，因而在通信领域应用广泛。生成原理是根据本原表达式来生成一段随机码流，本原表达式可以用线性反馈移位寄存器来表示，移位寄存器的长度称为阶数n，常用的阶数有 7， 9， 11， 15， 20， 23， 31，则序列的周期为2^{n}-1， 该随机码流具有周期循环特性，PRBS 编码的长度与它的阶数成指数式增长，

       PRBS 编码的验证就是 PRBS 编码生成的逆过程， 详细说来就是首先在接收机端缓存一定长度的数据， 数据长度等于你的阶数， 然后将缓存器中的数据进行利用 PRBS 编码线性反馈移位寄存器进行编码， 最后将编码后的数据与新一轮接收到的数据的每一位进行比较， 如果比较结果一致则表示校验通过。

      这里以阶数为15的伪随机码为例，本原表达式为：x^{15}+x^{14}+1，该本原表达式对应的线性移位寄存器为：

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专栏目录
PRBS码介绍
flomingo1的专栏
06-05 737
PRBS生成器和检查器可配置成两种宽度的PCS-PMA接口：10位和64位。仅当PCS-PMA接口宽度配置成10位或64位才能使用PRBS生成器和检查器码型。对于任何其他PCS-PMA宽度，为确保对PRBS模块提供正确的时钟，使用PRBS生成器和检查器之前，必须将宽度重配置成10位或64位。例如，当收发器配置成20位PCS/PMA接口时，必须在设置PRBS生成器和检查器之前，先将PCS-PMA宽度重配置到10位。PCS中的数据或PRBS生成器中生成的数据可在任何时候被发送到PMA。
PRBS 波形发生器：从 PRBS 种子生成 PRBS 波形-matlab开发
06-01
从 PRBS 种子生成 PRBS 波形% N = PRBS 序列的长度% M = 每比特样本数
prbs伪随机码生成原理
04-16
PRBS伪随机码生成，是一种用于测试电路的生成。本文主要介绍了伪随机序列如何生成。
PRBS的Verilog代码设计
04-02
伪随机序列的FPGA实现,该代码是采用Verilog语言实现的。
PRBS（伪随机码）是什么？
最新发布
m0_66578894的博客
04-11 1042
PRBS伪随机二进制序列
Qaurtus伪随机码源代码（电路图）
12-21
4、5、6、23位伪随机码产生电路，Qaurtus软件仿真实现
信号完整性分析基本概念之PRBS码型
小孟同学的博客
07-28 5593
PRBS全称是Pseudo-Random Binary Sequence，翻译过来就是伪随机二进制序列，什么是伪随机呢，随机就是说PRBS码型的0和1是随机出现的，“伪”的意思就是PRBS并不是真正的随机，而是在一个周期内是随机的，但是整个数据流有无数个周期，每个周期的数据流是完全一致的，所以称为伪随机。
Simulink 伪随机二进制序列生成器：具有不同周期序列长度的 7 个 PRBS 生成器的集合。-matlab开发
05-31
PRBS 基于 3 到 9 位内存延迟并输出 2^3 -1 到 2^9 -1 二进制序列长度。 用途：这些发生器可用于过程识别作为命令信号的噪声源。
PRBS码型生成器&验证器结构
u012938458的博客
05-13 767
prbs生成器&验证器结构图
PRBS实现原理，简单易懂
01-27
介绍了一种常用的伪随机码的产生方法，matlab代码，简单易懂，希望对你们有所帮助。如果觉得没有价值，可以给我留言，我退积分。
伪随机数的生成
马靖的个人技术博客
12-13 3049
真正意义上的随机数（或者随机事件）在某次产生过程中是按照实验过程中表现的分布概率随机产生的，其结果是不可预测的，是不可见的。而计算机中的随机函数是按照一定算法模拟产生的，其结果是确定的，是可见的。我们可以这样认为这个可预见的结果其出现的概率是100%。所以用计算机随机函数所产生的“随机数”并不随机，是伪随机数。 生成方法 　　一般地，伪随机数的生成方法主要有以下3种： 　　（1） 直接法（
prbs产生,prbs产生逻辑,Quartus II
09-10
Verilog并行产生PRBS15，PRBS7。
PRBS.rar_prbs检测原理_prbs模块是什么_prbs生成_伪随机检测_随机数测试
07-14
代码是伪随机数生成和检测的模块，用于通信行业的FPGA编程。包括VHDL和Verilog两种语言的版本。用于做接口测试。
PRBS伪随机码CBB.zip
08-24
8位的伪随机码生成器的verilog代码，包含测试程序，仿真时没有问题的，已经验证过，可以下载下来，学习使用。
PRBS.rar_prbs_prbs matlab_prbs matlab code_伪随机_伪随机码
07-14
产生伪随机码，长度是任意2的指数次，非常可靠的程序
PRBS_m.rar_prbs.m_prbs23 matlab_prbs生成_伪随机编码_生成5阶prbs码
07-15
MATLAB实现伪随机编码信号的生成，其中包含了两个子函数都可用来产生伪随机信号。
prbs.rar_PRBS产生_prbs_vhdl_伪随机_伪随机序列
09-20
伪随机序列产生器，VHDL程序，不记得在哪个论坛上下的。
高速接口中的PRBS的设计
xiaohaolaoda的博客
05-21 4059
http://bbs.ednchina.com/BLOG_ARTICLE_3018596.HTM 在高速设计中，为了测试高速串行通道传输的误码率，通常通过发送PRBS码来进行测试 原理：用生产函数产生一段随机码流，然后按周期循环。 PRBS码的周期长度与其阶数有关，常用的阶数有7,9,11,15,20,23,31. 对于N阶PRBS码，每个周期的序列长度为2^N-1. 在每个周期内，0和1时随机分布的，并且0和1的个数相等。 连续个1的最大数目为n，连续个0的最大数目为n-1（反转后就是n-1个
PRBS7 定义产生和检测
dudu_dan的博客
11-09 2391
PRBS 码具有“随机”特性，是因为在 PRBS 码流中，二进制数“ 0 ” 和“ 1 ” 是随机出现的，但是它又和真正意义上的随机码不同，这种“随机”特性只是局部的，即在周期内部，“0”和“1”是随机出现的(码流生成函数与初始码确定后，码流的顺序也是固定的)，但各个周期中的码流却是完全相同的，所以我们称其为“”伪随机码。在每个周期内，“ 0 ” 和“ 1 ” 是随机分布的，并且“ 1” 的个数较“ 0 ” 的个数多一个，连“ 1 ” 的最大数目为 n ，连“ 0 ” 的最大数目为 n-1。
基于素数17的伪随机序列Verilog程序设计
03-29
以下是基于素数17的伪随机序列Verilog程序设计的示例代码： module prbs17 (clk, reset, prbs_out); input clk, reset; output [16:0] prbs_out; reg [16:0] shift_reg; reg prbs_out; always @(posedge clk or negedge reset) begin if (reset == 0) shift_reg <= 17'h1; else shift_reg <= {shift_reg[15:0], shift_reg[0] ^ shift_reg[2] ^ shift_reg[3] ^ shift_reg[16]}; end assign prbs_out = shift_reg[0]; endmodule 这个Verilog代码中，我们定义了一个名为prbs17的模块。它的输入包括时钟信号clk和复位信号reset，输出为一个17位的伪随机序列prbs_out。shift_reg是一个17位的移位寄存器，用于存储序列。prbs_out是根据移位寄存器的状态计算出来的伪随机序列的最低位。在时钟上升沿或复位信号下降沿触发的always块中，我们使用一个异或运算器来计算下一个状态，然后将其存储在移位寄存器中。 这个Verilog代码中，我们使用了素数17来生成伪随机序列。这是因为17是一个较大的素数，可以生成出较长的伪随机序列，而且具有良好的随机性质。如果我们使用一个较小的素数，比如3或5，则生成出来的伪随机序列可能较短，而且可能不够随机。

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