静态时序分析笔记-第二章：STA概念（上）

静态时序分析-第二章：STA概念（上）

1.MOS基础结构

源极（source）和漏极（drain）区域之间的距离（channel length）是MOS晶体管的长度，工艺库中用于构建MOS晶体管的最小长度即为CMOS技术工艺的最小特征尺寸（feature size）。比如说90nm工艺中的MOS晶体管的长度必须要大于或等于90nm。沟道（channel）是指场效应晶体管中源区和漏区之间的一薄半导体层，是由于外加电场引起的沿长度方向的导电层。沟道长度越小，MOS管的尺寸越小，同样大小的面积上可以封装更多的MOS管

沟道宽长比：沟道宽度W和沟道长度L之比，宽长比越大，MOS管的饱和电流(Idsat)就越大，性能就越好

下面会提到门的响应速度即为输出引脚电容充放电速度，即为上/下拉等效电阻和电容的乘积，增大W/L可以减小门的电阻

• L相同：不同的沟道宽度会导致cell的不同高度，工艺库中通常说的7 Track, 9 Track即是代表不同的沟道宽度，沟道宽度越大，速度也越快，功耗也越大
• W相同：不同的沟道长度会导致cell的速度不同，通常表现为C12，C16；沟道长度越小，速度越快，功耗越大

2.逻辑门和标准单元（逻辑单元）

逻辑门：NMOS和PMOS搭建成的具有某种特点功能的结构

标准单元：由逻辑门组成封装成了基本构建块，后端使用时直接调用无需搭建

3.CMOS的单元建模

一个单元的输出引脚上的总电容等于该单元正在驱动的单元的所有输入电容的总和加上构成该网络所有走线电容之和再加上驱动单元的输出电容。注意，在CMOS单元中，输入引脚仅呈现电容性负载。

上图是一个G1单元，驱动G2,G3,G4这3个单元。那么G1单元的输出引脚的总电容就是

G1总电容 = G1的输出电容 + G2/G3/G4的输入电容 + CS1/CS2/CS3/CS4的线负载电容

计算出来的电容值就是G1单元进行电平切换时需要充放电的电容值，该值会影响G1单元的时序特性

从时序分析的角度看，每个单元的输入引脚都必须要有电容值

当输出为逻辑1时，输出级的上拉结构导通，并提供了一条从输出到Vdd的路径。同样，当输出为逻辑0时，输出级的下拉结构提供了一条从输出到Vss的路径。当CMOS单元切换电平状态时，切换的速度取决于输出引脚上的电容被充放电的速度。输出引脚上的电容分别通过上拉和下拉结构充电和放电。

注意，上拉和下拉结构中的通道会对输出的充放电路径构成电阻，充放电路径的电阻是决定CMOS单元速度的主要因素。

上拉电阻的倒数称为单元的输出高电平驱动（output high drive）。输出上拉结构越大，上拉电阻就越小，即单元的输出高电平驱动就越大，较大的输出结构也意味着该单元的面积较大。而输出上拉结构越小，单元的面积就越小，其输出高电平驱动也就越小。上拉结构的相同概念可用于下拉结构，下拉结构决定了下拉路径的电阻值以及输出低电平驱动（output low drive）。通常，单元的上拉和下拉结构具有相似的驱动强度。

可以计算上图G1输出pin的电平转换延时

• Cwire = Cs1 + Cs2 + Cs3 + Cs4
• 输出充放电延迟 = Rout × （Cwire + Cin2 + Cin3 + Cin4）

在上述表达式中，Rout是Rdh或Rdl之一，其中Rdh是上拉的输出驱动电阻，Rdl是下拉的输出驱动电阻

电容充放电计算公式：
假设有电源Vu通过电阻R给电容C充电，V0为电容上的初始电压值，Vu为电容充满电后的电压值，Vt为任意时刻t时电容上的电压值，那么便可以得到如下的计算公式：
        Vt = V0 + (Vu – V0) * [1 – exp( -t/RC)]
如果电容上的初始电压为0，则公式可以简化为：
        Vt = Vu * [1 – exp( -t/RC)]
由上述公式可知，
当t = RC时，Vt = 0.63Vu；
当t = 2RC时，Vt = 0.86Vu； 
当t = 3RC时，Vt = 0.95Vu； 
当t = 4RC时，Vt = 0.98Vu；   
当t = 5RC时，Vt = 0.99Vu；

由公式可以看出，RC的值越小，充放电的速度越快，单元的速度越快

RC corner：影响互连线的电阻和电容
-> 影响单元输出引脚的总电容
-> 影响单元的速度
-> CMAX：时序最差

4.单元的电平切换模型

图(a)所示当按下SW0时，Cload进行充电过程，公式为

该上升的电压波形如图(b)所示。乘积（Rdh * Cload）称为RC时间常数（RC time constant），该值与输出的过渡时间有关。

断开SW0开关同时按下SW1开关，输出就会从逻辑1变为逻辑0，输出电压的变化如图©所示。输出电容通过按下的SW1开关放电，这种情况下的电压变化由以下公式表示：

在CMOS单元中，由于PMOS上拉晶体管和NMOS下拉晶体管在短时间内会同时导通，因此输出的充放电波形不会像上述的电平切换模型一致。

假设输入的是高电平，刚开始PMOS和NMOS都导通，此时Vdd和Vss形成通路，Cload也同时进行放电；当PMOS完全关闭，NMOS此时依然是导通状态，只有Cload进行放电。输入低电平的过程反之。

输出端波形如下：

图(a)：典型实际波形图

图(b)：近似模型，但也有一定的传播延时

图©：理想化模型，无传播延时

5.传播延时

假设有一个CMOS反相器单元，其输入输出管脚的波形如图2-11所示，传播延时是指如下两个值：

1. 输出下降沿延时（output fall delay）：Tf
2. 输出上升沿延时（output rise delay）：Tr

通常，这两个值是不相等的，上图展示了这两个传播延时值是如何测量的。

若使用理想波形来看，则传播延时将仅仅是两个边沿之间的延迟，

传播延时即为时序报告中单元的延时