SAR ADC系列6：采样的基本原理及非理想效应分析（2023.7.29更新版）

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已于 2024-04-19 09:34:45 修改

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分类专栏： ADC学习文章标签：学习

于 2023-04-01 16:25:00 首次发布

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再次补充：

（以下是updated）

采样定理

为了防止混叠，采样频率：f_s > 2*f_signal
采样频率 f_s = 2*f_signal 称为奈奎斯特频率，这种ADC也被称作奈奎斯特（Nyquist）ADC。
两种可行的方法：
◆让采样频率尽可能的宽
◆增加抗混叠滤波器

从时域理解频谱混叠：

采样：V_sig(t) = cos (2pi* fin* t ) --> V_sig(n) = cos (2pi* fin* n*Ts) = cos (2pi* fin* n/fs)

发生频谱混叠之后，f_sig 和 N*fs ± f_sig 叠加在一起，同样的，噪声也混叠到采样带宽内。
解决方法一（f_sig < f_s）(概念模糊)：过采样加抗混叠滤波器

实际上，做一个理想的滤波器性价比太低了。常见的滤波器长下面这样，如果确定了信号带宽为B，滤波器在 fs/2 处就需要提前衰减。[fs+B,∞] 滤波器带外信号被滤除，[fs-B , fs+B]信号被衰减后混叠回到信号带宽B内（噪声影响变小）， [B , fs/2]（[B , fs-B]）信号使用数字滤波器滤除。

这样，计算SNR的时候，原来是算SNR = f_sig / f_noise[0, fs/2] --> 滤波之后算的是 SNR = f_sig / f_noise[0, B]，这样一来，SNR可以得到极大的提升。计算SNR的公式里面有一项oversampling gain项。注意两个方面：①要过采样；②要有数字滤波器滤掉B~fs/2之间的噪声。

定义过采样率：OverSample Rate：OSR = fs / B ,一般OSR要为2整数次方后处理比较容易。

欠采样（Sub Sampling）

用欠采样的地方是不是一般都是：信号加载在一个高频的载波附近，采样电路达不到载波频率，因此变成欠采样。

欠采样会丢掉输入信号的频率信息，但是对ADC的动态性能没有什么大影响。如果知道fin的频率，可以在输入信号处做个带通滤波器(Band Pass filter)，然后频谱混叠把 fin 搬移到 fs/2 之内，同样noise也搬移了。此时计算SNR需要计算的是带内的噪声。

采样电路——Track-and-Hold（T/H）

最简单的一个T/H电路就是一个MOS管加一个电容Cs。显然的问题就是MOS管的导通电阻Ron随输入信号在变化，MOS开关和采样电容Cs构成RC网络，Ron随Vin变化，造成T/H电路的带宽也在变化，信号幅度不一样时，建立误差在变化，引入了一个跟信号幅值相关的误差，造成非线性。还有一个非理想效应是：Charge Injection，包括channel charge 和 clock feedthrough。

Tracking Bandwidth：TBW = 1/（Rs+Ron)*Cs = 1 / tao
V_sample = V_in*(1 - exp(- t / tao))

让Ron足够小，TBW足够宽，Sample的信号能够很快跟随上Vin的变化。

是不是Ron恒定就没有误差了呢？不是，还有Dispersion

信号经过 T/H 构成的 RC网络，存在相移。不同频率的信号的相移（相位延迟）不同，（不同频率下的相移不均匀），也会造成波形失真（waveform distortion）。

信号相关的Ron --> 信号相关TBW --> 波形非线性失真。
恒定的Ron --> 不同频率信号相移不均匀 --> 波形失真dispersion
但是：只要TBW足够大，signal-dependent-Ron 和 dispersion 都可以不那么在乎。

T/H

相对理想的T/H：●足够大的TBW，没有Tracking error。
●良好的采样时刻，没有 jitter 和 charge injection。
●良好的保持电压，没有track or hold 的 offset。

实际的T/H：●有限的TBW，跟随不上Vin的变化，Tracking error和信号相关Ron造成失真（δ1）
●采样时刻不稳定，clock jitter造成的误差（δ3）
●保持期间发生droop，leakage或者电荷注入，沟道电荷时钟馈通等（δ2）

有限TBW（δ1）：

采样结束建立到不同精度，需要的时间，决定最小的采样带宽。
即精度越高，要求tao越小，TBW约快。

T-to-H Transition：

●开关关断不理想导致的 Pedestal error，通常signal-dependent，有 CF 和 CI 。
●开关断开时刻和输入信号幅值有关系，可能在前面一点也可能在后面一点，Aperture delay。
●采样时钟的jitter 随机变化，Aperture jitter。

（1）开关的非理想，Pedestal error

无论Fast or Slow turn-off，都会有一项和输入相关，非线性。

对于Charge injection：（实际是介于两者之间）
快速关断时，认为电荷往两边均分注入，因此分母除以一个2，加载在输出端的电压变化表现为：△V = Q/C ，其中电容有Cs+Cgs。近似来说是△V = Qch / 2Cs。实际上和两边的阻抗有关系，并不是完全均分，仿真器一般是按快速关断建模，结果一般是不对的。
慢速关断时，认为Qch是强反型层导电沟道的电荷，慢速关断时，沟道逐渐取消，电荷逐渐消失掉的时候，开关还是导通状态，Vout 仍然是follow Vin 。这个电荷类似噪声一样，不引起误差。

对于Clock feedthrough：
快速关断时，就是一个电荷分压。好的情况是Cs很大而Cgs很小。实际情况是，为了获得更好的速度，Cs较小，而开关管尺寸较大(Ron小)导致Cgs较大，此时 △V还是能明显体现出来的，开关断开瞬间，Cs上的电压往下掉几个mV很正常。好在是和Vin不相关，相当于DC offset。
慢速关断时，对于N管，电压降低到Vin+Vth之后关断。clock从Vdd~Vin+Vth期间，开关还是导通的，CF不影响。当降到Vin+Vth之后，开关关断，CF才有影响，此时分压的电压不再是Vdd，而是 (Vin+Vth)。虽然此时的△V小，但是和Vin相关，更不希望看到。

Pedestal error Tradeoff TBW (Speed-Accuracy)，最后发现取决于工艺。

（2） Aperture delay

Aperture delay一般在单通道的T/H中没有问题，但是在 time-interleaved T/H 时域交织T/H中，Aperture delay会造成误差，常叫做sampling clock skew。

（3） Aperture jitter

表现为时钟上有一个误差δt，会引起输出电压由一个误差δV，影响SNR。
首先和：①clock jitter δt有关；②和输入信号的slope有关（带宽）。

定量分析jitter对SNR的影响：jitter带来的误差也是一个周期信号，幅值ω*δt*A，频率ω。换算成能量，计算SNR，看出SNR和①输入信号频率、②δt 有关。

从图中可以看出来SNR和jitter与Fin的关系。并以此大致估算，要求spec下所要求的clock jitter。

T/H Errors（Hold Mode）

T/H的性能评估

Noise：KT/C
Jitter：Clock & Vin
Distortion：Track（Ron、TBW）& T-H（CI、CF、Clock-SR、Vin-BW）& Hold（leakage、cap-couple）

（下文是旧的内容）

采样网络

采样是将 时间连续、幅度连续 的模拟信号，转换为 时间离散，幅度连续 的信号
因为在时钟下降沿进行采样，所以采样时钟的下降沿是敏感信号，下降沿的质量要得到保证！

采样网络的时域响应：恒定信号

■ 最快建立时间：Ts/2 = N*tao

采样网络的时域响应：连续sin信号

■ 建立误差和 N 以及 fin/fs 有关：建立时间 N = Ts/2/tao 越长，误差越小（衰减越小）
fin/fs 越小（采样多），误差越小（衰减越小）
由于建立误差与 fin 有关，故对于不同频率的信号，采样的衰减不一样，fin越高，衰减的越大。
但是如果要是单一频率信号，看看这个幅度衰减能否容忍，单频信号的幅度衰减不影响线性度。

这里：10bit SNR大约在 -62dB 左右，计算出来的三次谐波HD3 = -64.7dB，显然不够，至少应该在-70dB以上