9527华安-CSDN博客

FPGA 高端项目：基于 SGMII 接口的 UDP 协议栈，提供2套工程源码和技术支持本设计基于SGMII 接口的使用纯verilog实现的1G-UDP 协议栈实现1G-UDP回环通信测试，之所以只用到了数据回环模式，是因为本设计旨在为用户提供一个可任意移植修改的1G-UDP协议栈架构，用户可通过此架构任意创建自己的项目，自由度和开放性极强；基于市面上主流的、支持 SGMII 接口的PHY芯片，本博创建了2套vivado2022.2版本的工程源码，分别如下：

2024-01-10 09:01:16 2108

原创 FPGA UDP协议栈：基于88E1111，支持RGMII、GMII、SGMII三种模式，提供3套工程源码和技术支持

FPGA UDP协议栈：基于88E1111，支持RGMII、GMII、SGMII三种模式，提供3套工程源码和技术支持本设计基于88E1111使用纯verilog实现的1G-UDP 协议栈实现1G-UDP回环通信测试，之所以只用到了数据回环模式，是因为本设计旨在为用户提供一个可任意移植修改的1G-UDP协议栈架构，用户可通过此架构任意创建自己的项目，自由度和开放性极强；基于市面上88E1111占有率较高，且该PHY支持RGMII、GMII、SGMII三种模式，适应性极强的特点，本博创建了3套vivado20

2024-01-09 08:25:10 2453

原创 FPGA高端项目：纯verilog的 25G-UDP 高速协议栈，提供工程源码和技术支持

FPGA高端项目：纯verilog的 25G-UDP 高速协议栈，提供工程源码和技术支持本设计使用纯verilog实现的25G-UDP 高速协议栈实现25G-UDP回环通信测试，之所以只用到了数据回环模式，是因为本设计旨在为用户提供一个可任意移植修改的25G-UDP协议栈架构，用户可通过此架构任意创建自己的项目，自由度和开放性极强；基于市面上主流和占有率较高的FPGA器件，创建了1套工程源码，FPGA器件适用于Xilinx系列FPGA，开发工具适用于Xilinx的vivado，使用的FPGAGT高速资源为

2024-01-08 08:24:21 2065

原创 FPGA高端项目：纯verilog的 10G-UDP 高速协议栈，提供7套工程源码和技术支持

FPGA高端项目：纯verilog的 10G-UDP 高速协议栈，提供7套工程源码和技术支持本设计使用纯verilog实现的10G-UDP 高速协议栈实现10G-UDP回环通信测试，之所以只用到了数据回环模式，是因为本设计旨在为用户提供一个可任意移植修改的10G-UDP协议栈架构，用户可通过此架构任意创建自己的项目，自由度和开放性极强；基于市面上主流和占有率较高的FPGA器件，创建了7套工程源码，FPGA器件适用于Xilinx系列FPGA，开发工具适用于Xilinx的vivado，使用的FPGAGT高速资

2024-01-04 08:45:17 2950

FPGA的SPI收发+仿真模块，纯verilog实现提供源码压缩包和使用文档

这是一个纯verilog实现SPI收发+仿真模块，包含如下： SPI发送模块X1； SPI接收模块X1； SPI收发回环模块X1； SPI仿真模块X1；设计和使用文档X1；很多外设都会有 Spi 串行接口，比如我们常用下串并转换芯片 74HC595,以及ADC 模块 DAQ7606 也支持串行 SPI 接口。SPI 接口作为一种标准接口而被广泛应用。本文笔者详细讲解 SPI 协议接口的 FPGA 设计，本文实现的是标准的 SPI 接口，很多器件也可以使用非标准的 SPI 接口实现更加灵活的使用。本文的除了提供 SPI 接口的 FPGA 设计方案，更重要的是让读者继续学习 FPGA 的编程，提高自己的编程能力。协议概述在设计任何的通信接口前，我们一定要熟悉协议本身的通信时序，通信格式，SPI 串行通信也不例外。下面内容我们先了解下 SPI 通信协议。技术性能: SPI 接口是 Motorola 首先提出的全双工三线同步串行外围接口，采用主从模式（MasterSlave）架构；支持多 slave 模式应用，一般仅支持单 Master。时钟由 Master 控制，在时钟移

2023-12-24

FPGA的ov7725摄像头采集模块，纯verilog实现提供源码压缩包和使用文档

Ov7725_rx模块是一个Ov7725摄像头接收模块，具有通用性，顶层接口如下： parameter RGB_TYPE；输出RGB数据类型； RGB_TYPE=1，输出24bit的RGB888视频； RGB_TYPE=0，输出16bit的RGB565视频； Input rst_n；输入复位，低电平有效； Input cam_pclk；输入ov7725摄像头的像素时钟信号； Input cam_href；输入Ov7725摄像头的数据有效信号； Input cam_vsync；输入Ov7725摄像头的场同步信号； Input [7:0] cam_data；输入Ov7725摄像头的数据信号； output [23:0] cmos_frame_data；输出的Ov7725摄像头数据；当RGB_TYPE=1，输出24bit的RGB888视频；RGB_TYPE=0，低16位输出16bit的RGB565视频，高8位为0，不需要管高8位； Output cmos_frame_valid；输出Ov7725摄像头的数据有效信号； Output cmos_frame_vsync；输出Ov7725摄像头的场

2023-12-24

FPGA的ov5640摄像头采集模块，纯verilog实现提供源码压缩包和使用文档

parameter RGB_TYPE；输出RGB数据类型； RGB_TYPE=1，输出24bit的RGB888视频； RGB_TYPE=0，输出16bit的RGB565视频； Input rstn_i；输入复位，低电平有效； Input cmos_clk_i；由FPGA产生的ov5640摄像头驱动时钟，24M或者25M，这种情况的前提是你的ov5640摄像头没有外部晶振提供时钟，如果你的ov5640摄像头自带了外部晶振提供时钟，则此信号不需要输入，直接悬空或者给逻辑0； Input cmos_pclk_i；输入ov5640摄像头的像素时钟信号； Input cmos_href_i；输入ov5640摄像头的数据有效信号； Input cmos_vsync_i；输入ov5640摄像头的场同步信号； Input [7:0] cmos_data_i；输入ov5640摄像头的数据信号； Output cmos_xclk_o；输出的ov5640摄像头驱动时钟，这种情况的前提是你的ov5640摄像头没有外部晶振提供时钟，如果你的ov5640摄像头自带了外部晶振提供时钟，则此信号不需要管，直接不接即可

2023-12-24

FPGA纯verilog动态彩条视频模块，可模拟摄像头

动态彩条模块是一个由纯verilog代码写的视频模块，可模拟摄像头，当你需要做FPGA视频相关项目，但手里又没有摄像头时，可以用这个模块模拟摄像头采集的视频；动态彩条模块可配置为不同分辨率的视频，视频的边框宽度，动态移动方块的大小，移动速度等都可以参数化配置；参数、输入输出接口解释如下：参数解释： H_DISP：生成的视频宽度，以1080P@60Hz视频为例，这里填入1920； V_DISP：生成的视频高度，以1080P@60Hz视频为例，这里填入1080； VIDEO_CLK：生成的视频像素时钟，以1080P@60Hz视频为例，该信号为148.5M，所以填入148500000； BLOCK_CLK：方块移动的时钟频率，可以固定为100Hz，所以填入100，这里设置越高，方块移动速度越快； SIDE_W：生成的视频屏幕边框宽度，这里设置为40； BLOCK_W：生成视频移动方块的宽度，这里设置为80； SCREEN_SIDE_COLOR：生成的视频屏幕边框颜色，RGB的十六进制值； SCREEN_BGK_COLOR：生成的视频屏幕背景颜色，RGB的十六进制值； MOVE_BLOCK

2023-12-04

Xilinx UltraScale系列FPGA的HDMI发送模块，纯verilog实现提供源码压缩包和使用文档

这是一个HDMI发送模块，纯verilog代码实现，调用了Xilinx UltraScale 系列FPGA原语，所以只能在Xilinx UltraScale 系列FPGA上使用；输入接口解释如下： RSTn_i：输入复位，低电平有效； VS_i：输入RGB视频的场同步信号； HS_i：输入RGB视频的行同步信号； VDE_i：输入RGB视频的数据有效信号； RGB_i：输入RGB视频数据；24位由高到低为RGB顺序； PCLKX1_i：输入RGB视频像素时钟，比如输入1080P@60Hz视频时，该信号为148.5M； PCLKX2_5_i：该信号与RSTn_i连在一起即可，这里暂时用不到； PCLKX5_i：输入RGB视频的5倍像素时钟，比如输入1080P@60Hz视频时，该信号为742.5M； TMDS_TX_CLK_P：HDMI输出差分时钟正； TMDS_TX_CLK_N：HDMI输出差分时钟负； TMDS_TX_P[2:0]：HDMI输出差分数据正； TMDS_TX_N[2:0]：HDMI输出差分数据负；输入端接RGB视频；输出端接HDMI输出引脚，即可开心使用；

2023-12-04

FPGA驱动WM8731音频录音

2023-05-14

FPGA驱动WM8731音频回环

2023-05-14

AD7606电压采集工程

2023-05-09

AD7606串行和并行采集源码和仿真

2023-05-09

FPGA纯verilog代码读写N25Q128A QSPI Flash

2023-05-09

FPGA解析串口协议帧升级版，优化了代码，提供仿真文件以及源码

2023-05-09

FPGA解析串口协议帧3.0版本，增加了错误重发功能，提供仿真文件以及源码

2023-05-09

FPGA解析串口协议帧4.0版本，移位寄存器实现，提供仿真文件以及源码

2023-05-09

FPGA动态配置si5338工程源码

2023-04-26

FPGA纯verilog手写HDMI发送IP 提供源码和技术支持

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/129296365 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、FPGA纯verilog实现HDMI发送模块； 2、TDMS编码逻辑； 3、Xilinx原语OSERDESE的使用； 4、自定义IP封装

2023-03-02

FPGA实现AD9708和AD9280波形收发输出HDMI模拟示波器，串口协议帧控制显示，提供工程源码和技术支持

csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/128888017 能学到什么？ 1、了解AD9708的芯片手册和外围硬件电路设计； 2、了解AD9280的芯片手册和外围硬件电路设计； 3、了解vivado输出波形的实现方式，提供了波形生成上位机； 4、了解AD9280数据采集与跨时钟域传输； 5、了解视频时序生成和位置显示算法； 6、了解verilog实现串口收发原理和实现方式； 7、了解串口协议帧和fpga解析方式实现； 8、了解示波器实现原理和实现方法；

2023-02-06

FPGA纯verilog代码实现8位精简指令集CPU，一学期的微机原理不如看懂这套代码，提供工程源码

csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/128853401 能学到什么？ 1、了解计算机组成原理； 2、了解微机原理与组成； 3、了解计算机精简指令集； 4、了解cpu基本架构； 5、了解verilog实现8位cpu的方法； 6、了解三段式状态机； 7、了解vivado使用和仿真；

2023-02-06

FPGA图像处理HLS实现sobel边沿检测，提供HLS工程和vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/128676146 能学到什么？ 1、FPGA视频采集，包括OV5640和HDMI，有纯verilog的i2c控制器配置OV5640和HDMI芯片的寄存器； 2、图像三帧缓存，三帧缓存到DDR3，读写地址错开，保证图像输出稳定无撕裂； 3、了解sobel边沿检测原理； 4、了解Xilinx HLS设计思路和方法； 5、了解zynq系列器件的vivado设计方法 6、了解VDMA的使用和SDK配置； 7、了解SDK使用方法和技巧；

2023-01-18

FPGA图像处理HLS实现RGB转灰度，提供HLS工程和vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/128666723 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、FPGA视频采集，包括OV5640和HDMI，有纯verilog的i2c控制器配置OV5640和HDMI芯片的寄存器； 2、图像三帧缓存，三帧缓存到DDR3，读写地址错开，保证图像输出稳定无撕裂； 3、了解RGB转灰度原理； 4、了解Xilinx HLS设计思路和方法； 5、了解zynq系列器件的vivado设计方法 6、了解VDMA的使用和SDK配置； 7、了解SDK使用方法和技巧；

2023-01-18

FPGA纯verilog实现视频字符叠加，HDMI图像集叠加时钟显示，提供vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/124466834 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、FPGA视频采集，包括OV5640和HDMI，有纯verilog的i2c控制器配置OV5640和HDMI芯片的寄存器； 2、图像三帧缓存，三帧缓存到DDR3，读写地址错开，保证图像输出稳定无撕裂； 3、图像字符叠加，利用VGA时序的特点，在图像指定位置叠加字符，视频实时输出； 4、纯verilog实现实时时钟计数，并叠加到输出视频中；

2023-01-18

基于ZYNQ7100的AD7606电压实时监测系统，过压蜂鸣器报警,vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/124628923 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、FPGA纯verilog实现AD7606数据采集，AD7606为串行输出； 2、zynq的PL和PS数据交互，PL负责数据采集，PS负责浮点运算； 3、贴近实战项目，在电压检测中运用广泛，也适合学生项目用； 4、了解vivado自定义IP封装；

2023-01-18

FPGA纯verilog代码实现串口协议帧解析，提供vivado工程源码及仿真

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/125549123 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、了解串口协议原理； 2、纯verilog实现串口收发； 3、了解串口协议帧的组成和一般真实项目的串口协议帧； 4、纯verilog实现串口协议帧数据解码； 4、了解vivado仿真文件的设计思路和方法，提供仿真源码；

2023-01-18

FPGA音频录音，WM8731音频采集存储DDR3，提供vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/126121812 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、了解WM8731芯片数据手册和寄存器配置； 2、纯verilog的i2c控制器配置WM8731； 3、了解i2s时序，纯verilog实现i2s从机时序； 4、了解基于AXI4的数据缓存至DDR3的读写机制，纯verilog实现；

2023-01-18

FPGA采集IT6802视频HDMI输出，提供2套vivado工程源码并详解

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/126905032 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、了解IT6802芯片数据手册和寄存器配置； 2、FPGA实现HDMI视频采集，纯verilog的i2c控制器配置IT6802的寄存器； 3、图像三帧缓存，三帧缓存到DDR3，读写地址错开，保证图像输出稳定无撕裂； 4、了解VGA时序和HDMI编码；

2023-01-18

FPGA手写动态方块视频升级版，支持VGA和AXI4-Stream两种模式，可模拟摄像头输入

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/127520878 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、利用此模块可模拟摄像头输入，对于没有摄像头的用户很有实用价值； 2、了解VGA时序设计视频的思路，纯verilog实现； 3、图像三帧缓存，三帧缓存到DDR3，读写地址错开，保证图像输出稳定无撕裂； 4、了解VGA时序和HDMI编码设计；

2023-01-18

米联客FDMA3.1数据缓存方案全网最细讲解，自创升级版，送3套视频和音频缓存vivado工程源码

csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/127688741 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发

2023-01-18

FPGA实现精简版UDP通信，占资源很少但很稳定，提供2套vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/127951617 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、了解UDP网络通信原理； 2、了解UDP协议各层架构； 3、了解FPGA实现UDP协议的设计思路和方法； 4、纯verilog代码实现UDP协议； 5、利用fifo实现UDP自发自首的环回实验；

2023-01-18

FPGA实现图像对比度自动调整，提供2套vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/128096508 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、FPGA视频采集，包括OV5640和HDMI，有纯verilog的i2c控制器配置OV5640和HDMI芯片的寄存器； 2、图像三帧缓存，三帧缓存到DDR3，读写地址错开，保证图像输出稳定无撕裂； 3、了解图像对比度自动调整原理； 4、了解Xilinx HLS设计思路和方法； 5、了解zynq系列器件的vivado设计方法 6、了解VDMA的使用和SDK配置； 7、了解SDK使用方法和技巧；

2023-01-18

FPGA驱动silicon9011和silicon9134完成HDMI收发，提供vivado工程源码

内容摘要：请看csdn博文 csdn博文链接如下： https://blog.csdn.net/qq_41667729/article/details/128307216 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发能学到什么？ 1、了解silicon9011和silicon9134芯片数据手册和寄存器； 2、纯verilog的i2c控制器配置silicon9011和silicon9134芯片的寄存器； 3、图像三帧缓存，三帧缓存到DDR3，读写地址错开，保证图像输出稳定无撕裂； 4、了解VGA时序和HDMI编码设计；

2023-01-18

空空如也

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AD7606数据手册和硬件原理图

ADV7611数据手册和硬件原理图

VGA输出接口权电阻网络硬件原理图

88E1510数据手册，做网络的兄弟可以参考一下

空空如也

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