半导体储存电路（时序逻辑）

1.Memory Device中LOAD的存在意义

在数字系统中并非时时刻刻线上的信号都是有效信号，当组合电路计算完毕后，认定为有效信号后，在给出LOAD信号存入数字，该数在之后的运算中才能认定为有效信号。由于LOAD的存在使得Memory Device和Combinational Logic之间存在配合，是一个按拍来的信号。拍越长，越会使得在运算结束后存入信号；拍越短，电路的工作频率越高。会短到传输延迟时间。整个电路处理周期会按照拍来计算。

2.SR锁存器(Set-Reset Latch)

状态表为

$$S_D$$(Set:置1端,D表示Direct)	$$R_D$$(Reset:置0端,D表示Direct)	$$Q$$(电路上一时刻的状态:初态)	$$Q^{\ast }$$(电路当前的状态:次态)
0	0	0	0
0	0	1	1
1	0	0	1
1	0	1	1
0	1	0	0
0	1	1	0
1	1	0	0
1	1	1	0

表格中最后两项0被标红的原因是：当$$S_D$$ $$R_D$$ 同时为1时是一种不合理，且不被期望出现的状态。当两者同时为1时Q *为0，但是 当SD,RD同时消失时会出现问题 此时Q *为不定态。重点是同时消失时。
例：

注意两个输入为入0有效，且粉红标出的两处为SD，RD同时为1，此时Q于Q’同时为1。在SD，RD同时消失时Q *不定但Q于Q’的状态一定是相反的。此外该元件任何时刻的输入都会影响输出，根据第一个问题他缺少了LOAD端(存在使用的问题)。

3.电平触发类型

电平触发SR触发器

电平触发SR触发器(在有效电平到达时输入才会起作用)。在 SR锁存器的基础上添加LOAD端(即时钟端clock)得到电平触发SR触发器。clock叫做触发端。
状态表为

$$CLK$$(输入的时钟信号LOAD)	$$S$$(Set:置1端)	R