遇到的错误

ModelSim

1、报错：The design unit was not found，没有设置为顶层。

2、tb文件中，定义了[4:0]的wire型state，然后写 state = complex_fsm_inst.state;（把实例化中的       state连接给自定义的state），结果报错。改为reg型也报错，赋值语句前＋always可以通过编         译，但编译无波形输出。最后试了很多种，必须要写成wire[4:0]state=complex_fsm_inst.state;

3、下图的运行结果不会再199时置零。是因为always块里顺序执行，在data=199时先执行了第一 个else if，data变为200了。

always @(posedge clk or negedge rst)
begin
	if(rst == 1'b0)
		data <= 0;        
    else if(data_en == 1'b1)    //data_en一直为1 
		data <= data + 1'b1;
	else if(data == 8'd199)
			data <= 8'd0;
	else
		data <= data;
end

 4、结果出现负数，选择其中unsigned才是无符号的十进制数。

5、报错：Could not find the package (altera_lnsim_functions)。

        原因：Quartus II的版本太低，12.1不支持ModelSim SE-64 10.5。

Quartus II

1、生成ddr IP核时卡住不动

QUARTUS II生成IP核时卡住不动_tt2356的博客-CSDN博客

2、verilog对边沿触发的逻辑有规定：
        你写了negedge rst,就必须在always内的第一个if中写～rst的逻辑。