多AXI通道读写DDR的阻塞问题？

基于vivado2020.1和zcu102开发板(rev1.1)开发项目，工程涉及DDR4（MIG）和PL端多个读写接口交互的问题，通过AXI interconnect进行互联和仲裁（采用默认配置）。一个完整控制周期内（约100ms），各端口读写情况如下（AWSIZE均为4）： 

AXI1：只写入，AWLEN=119，每次写请求共计4320次突发写，完整控制周期内1次读请求 

AXI2：读写，ARLEN=35，AWLEN=3，每次读请求共计56-232次突发读，写请求共计192-384次突发写，完整控制周期内读写请求各176次 

AXI3：读写，ARLEN=5-6，AWLEN=3，每次读请求共计56-232次突发读，写请求共计192-384次突发写，完整控制周期内读写请求各60次 

AXI4：读写，ARLEN=7，AWLEN=127，每次读请求共计320-1152次突发读，写请求共计62-128次突发写，完整控制周期内1次写请求，48次读请求 

AXI5：只读，ARLEN=127，每次读请求共计3240次突发读，该模块是HDMI显示模块（1920*108