Verilog刷题-7-Andgate

最新推荐文章于 2024-09-30 13:22:45 发布
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分类专栏： Verilog刷题 文章标签： verilog
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版权

题目描述

文字描述
Create a module that implements an AND gate.
图示
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代码

module top_module( 
    input a, 
    input b, 
    output out );
	assign out = a&b;
endmodule

结果

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