牛客网Verilog刷题——VL26

题目

  请编写一个序列检测模块，检测输入信号a是否满足011XXX110序列（长度为9位数据，前三位是011，后三位是110，中间三位不做要求），当信号满足该序列，给出指示信号match。
  程序的接口信号图如下：

  程序的功能时序图如下：

  输入输出信号描述如下。

信号	类型	输入/输出	位宽	描述
clk	wire	Intput	1	系统时钟信号
rst_n	wire	Intput	1	异步复位信号，低电平有效
a	wire	Intput	1	单比特信号，待检测的数据
match	reg	Output	1	当输入信号a满足目标序列，该信号为1，其余时刻该信号为0

答案

  本题可以采用移位寄存器进行实现，序列的检测是连续的，只要按照先后顺序，输入的串行序列满足011XXX110，就给出一个match信号。

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output reg match
	);
	
reg	[8:0] data_reg;

always @(posedge clk or negedge rst_n)
	if(!rst_n)
		data_reg <= 9'b0_0000_0000;
	else
		data_reg <= {data_reg,a};
		
always @(posedge clk or negedge rst_n)
	if(!rst_n)
		match <= 1'b0;
	else if(data_reg[8:6] == 3'b011 && data_reg[2:0] == 3'b110)
		match <= 1'b1;
	else
		match <= 1'b0;
  
endmodule