HDLbits 刷题 --Mt2015 q4

刚及格的陆拾伍

于 2024-04-11 19:14:42 发布

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分类专栏： FPGA & Verilog 学习文章标签： fpga开发 fpga 硬件工程嵌入式硬件智能硬件

本文链接：https://blog.csdn.net/qq_42743810/article/details/137649528

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See mt2015_q4a and mt2015_q4b for the submodules used here. The top-level design consists of two instantiations each of subcircuits A and B, as shown below.

译：

有关这里使用的子模块，请参阅mt2015_q4a和mt2015_q4b。顶层设计包括子电路A和子电路B的两个实例，如下图所示。

module top_module (input x, input y, output z);
    assign z = (((x^y)&x) | (~(x^y)))^(((x^y)&x) & (~(x^y)));
endmodule

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