hdlbits系列verilog解答（mt2015_q4b）-53

最新推荐文章于 2024-10-02 22:28:05 发布
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分类专栏： verilog语言 文章标签： fpga开发
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本文链接：https://blog.csdn.net/zuoph/article/details/134904357
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这篇博客介绍了如何根据给定的波形图反向设计一个Verilog逻辑电路。博主首先展示了波形图和对应的真值表，接着给出了逻辑表达式z = (!x&!y) | (x&y)。随后，提供了Verilog源码实现，并展示仿真结果。
摘要由CSDN通过智能技术生成

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一、问题描述

本次我们根据仿真波形图反向设计一个电路。波形如下图：
仿真波形
根据波形，我们可以得到真值表：
x y z
0 0 1
0 1 0
1 0 0
1 1 1

逻辑表达式可以写成以下积之和形式：
z = (!x&!y) | (x&y);

二、verilog源码

module top_module ( input x, input y, output z );
    
    assign z =<
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