hdlbits系列verilog解答（mt2015_q4a）-52

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一、问题描述

本次我们实现一个简单的组合逻辑输出。
z = (x^y) & x

模块声明：
module top_module (input x, input y, output z);

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二、verilog源码

module top_module (input x, input y, output z);

    assign z = (x ^ y) & x;
    
endmodule

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三、仿真结果

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