静态时序分析简介1

**静态时序分析（static timing analysis,STA）**是电路设计复杂化，电路性能要求提升的产物，他能验证设计在时序上的正确性，并决定设计是否能够在要求的工作频率下运行。
静态时序分析既要检验门级电路的最大延迟，以保证电路在指定的频率下能够满足建立时间的要求，同时又要检验门级电路的最小延迟，以满足保持时间的要求。
STA的优缺点：
优点
1）静态时序分析执行速度快
2）不需要测试向量（所以所需时间远远少于门及动态仿真）
3）STA对于有时序路径的时序，测试覆盖率可以近乎达到100%。
4）STA可以识别的时序故障数量要远多于动态仿真。
缺点
1）STA不能验证设计的功能
2）STA只能验证同步时序电路的时序特性。
3）STA不能自动识别设计中的特殊路径，比如多周期路径（multi-cycle）、false_path、multiple clock等，这需要设计者手动的通过时序约束文件来指导静态时序分析。