静态时序分析 第一章 引论

1. 背景

        动态仿真需要专门的仿真向量来检验设计中的时序关键路径和时序信息，既能验证设计的功能，也能验证设计的时序。但随着设计规模的增大，验证设计所需测试的向量数量按指数级增长，需要耗费大量时间和工作量。项目时间的压力、芯片的复杂度、传统仿真器的仿真速度和计算能力上的限制都促进了时序分析技术从动态向静态迁移。

2. 优点

        ①. 静态时序分析执行速度快；②. 静态时序分析不需要测试向量；③. 对于有时序路径的时序，测试覆盖率可以近乎达到100%；④. 能够完成动态仿真所不能实现的复杂分析

3. 缺点

        ①. 不能验证设计的功能；②.只能验证同步时序电路的时序特性；③. 不能自动识别设计中的特殊路径，比如多周期路径、非正常路径、多时钟分配关系等，需要设计者手动通过时序约束文件来指导静态时序分析。