Verilog 设计异步FIFO （1）

已于 2022-10-15 11:04:13 修改
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分类专栏： Verilog 编程题 刷题 基于FPGA的数字信号处理设计 文章标签： 异步FIFO Verilog
于 2022-09-06 00:30:11 首次发布
From Xu_Y_B
本文链接：https://blog.csdn.net/qq_43045275/article/details/126685714
版权

引言

本篇博客做一个异步FIFO的设计。给出设计代码、TEST_BENCH、仿真结果，以及板级验证。

验证平台：A-7系列开发板（FPGA：xc7a35tfgg484-2）

开发环境：Vivado 2018.3

本篇博文主要是FIFO的分析、设计、仿真。后续一篇利用设计好的FIFO，进行实际应用以及板级调试。

下一篇：Verilog 代码题练手 （2-2）

目录

引言

设计说明

1、应用场景

2、设计分析

3、RAM配置

FIFO设计

1、设计分析

2、模块信号分析

3、模块设计源码

4、时序仿真

1、读写成对且连续

2、读写成对且断续

3、背靠背写入

4、背靠背读出

参考声明

设计说明

1、应用场景

写侧：

100MHz 时钟；

每512个时钟周期写入256个数，输入的形式随机，可能是连续送入，也可能是断续送入࿰

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在路上-正出发

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