引言
本篇仍然基于LUT查找表,设计DDS,思路与上篇基本一致。不同点:
1、LUT深度变为之前的1/4,存储1/4波形。
2、使用双口ROM替代两个单口ROM。
此文在前文基础上改进,请先查阅前文。
设计源码
此处仅给出FPGA 的设计源码,至于用于COE文件产生的MATLAB的代码置于上篇不再赘述。
1、此处仅用相位累加器的输出的次高位为0时,低8位作为ROM的地址;次高位为1时,低8位取反作为ROM的地址;
2、当相
本篇仍然基于LUT查找表,设计DDS,思路与上篇基本一致。不同点:
1、LUT深度变为之前的1/4,存储1/4波形。
2、使用双口ROM替代两个单口ROM。
此文在前文基础上改进,请先查阅前文。
此处仅给出FPGA 的设计源码,至于用于COE文件产生的MATLAB的代码置于上篇不再赘述。
1、此处仅用相位累加器的输出的次高位为0时,低8位作为ROM的地址;次高位为1时,低8位取反作为ROM的地址;
2、当相