HDLBits Lemmings1

最新推荐文章于 2024-09-12 17:09:49 发布

闪光的正幸

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分类专栏： FPGA HDLBits刷题文章标签： fpga开发

本文链接：https://blog.csdn.net/qq_43406377/article/details/129098625

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该模块是一个基于Verilog的状态机，用于处理碰撞检测。当左侧碰撞时，实体向右移动；右侧碰撞则向左移动；两侧同时碰撞则反向。状态机包含同步重置功能，并避免在同一always块中多次赋值同一变量。输出逻辑决定了walk_left和walk_right的行为。

摘要由CSDN通过智能技术生成

1、这个题还是挺简单的，左边被撞到了就会往右边走，右边被撞到了就往左走，两边都被撞到了就忘反方向走。这次的状态考虑到了default的情况，算是一个进步。

2、注意不要在多个always语句块里面对同一内容进行赋值。

完整代码如下：

module top_module(
    input clk,
    input areset,    // Freshly brainwashed Lemmings walk left.
    input bump_left,
    input bump_right,
    output walk_left,
    output walk_right); //  

    // parameter LEFT=0, RIGHT=1, ...
    reg state, next_state;
	parameter left=0,right=1;
    always @(*) begin
        // State transition logic
        case({bump_left,bump_right})
            2'd0:next_state=state;
            2'd1:next_state=left;
            2'd2:next_state=right;
            2'd3:next_state=!state;
            default:next_state=left;
        endcase
    end

    always @(posedge clk, posedge areset) begin
        if(areset)begin
           state<=left;
        end
        else begin
           state<= next_state;
        end
        // State flip-flops with asynchronous reset
    end

    // Output logic
    assign walk_left = (state == left)?1:0;
    assign walk_right = (state == right)?1:0;

endmodule