3.2 Xilinx FPGA应用进阶通用IP核详解和设计开发-Virtex-6 Block RAM内部结构详细说明

3.2.1 Block RAM接口介绍

        RAMB18和RAMB36是Virtex-6 Block RAM的库基元，是生成所有存储类IP核的基本构建模块，其他与Block RAM相关的基元和宏都以RAMB18和RAMB36为基础。如图3-7所示为RAMB36的端口信号，在应用过程中可以使用Block RAM的部分属性，如寄存器流水线和级联模式等。

         RAMB36的两个端口信号对称且完全独立，共享存储的数据空间，并且可以作为两个独立的RAMB18使用。每个端口均可独立配置为用户选择的数据宽度，与另一端口配置无关；且同一端口的读/写数据宽度可以不同。表3-2列出了RAMB36的所有I/O端口描述（未使用的数据输入应连接至Low，未使用的地址输入应连接至High）。双端口RAM的读操作分为锁存器模式和寄存器模式两种：在锁存器模式下，输出端口的状态在端口下一次执行读或写操作之前保持不变；在寄存器模式
下，输出数据通路有一个可选的内部流水线寄存器，输出数据寄存到寄存器中，读操作会多增加一个延迟周期。